Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Een empirisch model voor snelle schattingen Parameterwaarden voor een generiek 0.25um CMOS proces:

Presentatie over: "Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Een empirisch model voor snelle schattingen Parameterwaarden voor een generiek 0.25um CMOS proces:"— Transcript van de presentatie:

1 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Een empirisch model voor snelle schattingen Parameterwaarden voor een generiek 0.25um CMOS proces:

2 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 2 Samengevat: capaciteiten in 0.25  m CMOS proces C gs = C gcs + C gso C gd = C gcd + C gdo C gb = C gcb C sb = C Sdiff C db = C Ddiff AfgeknepenLineairSaturatie C gcb C ox WL00 C gcs 0C ox WL/22/3 C ox WL C gcd 0C ox WL/20 C gc C ox WL 2/3 C ox WL

3 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 3 Bereken de parasitaire capaciteiten voor de NMOS- en PMOS-transistors in een symmetrische invertor (generieke 0.25  m- technologie) met volgende parameters: ‑ 2 = 0.25  m ‑ V dd = 2.5 V MOSFET parasitaire capaciteiten In Out V DD GND PMOS NMOS W/L AD (  m 2 )PD (  m)AS (  m 2 )PS (  m) NMOS0.375/0.25 0.3 (19 2 )1.875 (15 )0.3 (19 2 )1.875 (15 ) PMOS1.125/0.25 0.7 (45 2 )2.375 (19 )0.7 (45 2 )2.375 (19 )

4 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 4 Schakelspanning i.f.v. afmetingen transistors I ds,n = I ds,p met benaderingen: Kanaalweerstand NMOS en PMOS gelijk veronderstel bij V M : snelheidssaturatie verwaarloos kanaallengtemodulatie: Belangrijk: vooral afhankelijk van W p /W n afhankelijk van V dd afhankelijk van drempelspanningen afhankelijk van snelheidssaturatie (verschillend voor NMOS en PMOS)

5 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 5 Ruismarges en winst

6 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 6 CMOS-invertor Bereken voor dezelfde CMOS-invertor: ‑ de schakelspanning en de waarde van W p waarvoor V M niet meer dan 10% afwijkt van V dd /2 (versie tr 2 ) ‑ de ruismarges voor beide werkpunten

7 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 7 Parasitaire capaciteiten Gnd V dd C db,p C db,n C gd,p C gd,n Gnd V dd C gd,p C gs,n C gd,n C gs,p V uit C gb,p C gb,n CwCw

8 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 8 Parasitaire capaciteiten Gnd V dd C db,p C db,n C gd,np Gnd V dd C g,n C g,p V uit CwCw

9 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 9 Parasitaire capaciteiten: de Miller-capaciteit C gd = C gdo + C gcd C gcd : is = 0 in afgeknepen gebied en saturatiegebied, bestaat dus enkel tijdens klein stukje transitie doorheen lineair gebied (te verwaarlozen) Enkel overlap-capaciteiten Invertor: verandering ingang en uitgang ca. even groot en tegengesteld; totaal spanningsverschil ca. dubbel verandering V uit Gnd V dd C db,p C db,n C gd,np

10 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 10 Parasitaire capaciteiten: de Miller-capaciteit C gd = C gdo + C gco C gco : is = 0 in afgeknepen gebied en saturatiegebied, bestaat dus enkel tijdens klein stukje transitie doorheen lineair gebied (te verwaarlozen) Enkel overlap-capaciteiten Invertor: verandering ingang en uitgang ca. even groot en tegengesteld; totaal spanningsverschil ca. dubbel verandering V uit Vervangen door 1 condensator naar massa, 2x zo groot: het Miller-effect Gnd V dd C db,p C db,n C gd

11 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 11 Parasitaire capaciteiten: en verder... Gnd V dd CwCwCwCw C w : interconnectiecapaciteit, d.i. capacitieve belasting door interconnecties tussen twee poorten (zie hfst. over interconnecties!) C g : totale gatecapaciteit van belastende poort(en): C g = (C gso +C gdo +C ox LW) n + (C gso +C gdo +C ox LW) p Verwaarlozing Miller-effect aan belastende poort(en) Doe alsof alle capaciteit naar massa of voeding Benader kanaalcapaciteit door constante C ox LW CgCgCgCg

12 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 12 Schakelgedrag ? t pLH t pHL t p,HL = 0.69 C L R eqn t p,LH = 0.69 C L R eqp

13 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 13 CMOS-invertor Bereken voor dezelfde CMOS-invertor (ook tr 2 ): ‑ de capaciteiten in het vereenvoudigd model voor prestatie- en vermogenanalyse (Miller- en diffusiecapaciteiten + totale gate- capaciteit) voor stijg- en daalflank ‑ een tip: hou ook een uitdrukking voor C(W) voor al deze capaciteiten bij... ‑ de stijg- en daaltijden (zelfde tip voor de equivalente weerstanden...)

14 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 14 Vertraging in functie van V dd Benadering niet goed meer!! R eq volledig invullen (daalflank, met = 0):

15 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 15 CMOS-invertor Leid een uitdrukking af voor de verhouding  = W p /W n waarvoor de invertorvertraging minimaal is bij belasting met eenzelfde invertor (benadering: R eq,p =  R eq,n ) Bereken deze verhouding (voor originele W n ) evenals de  waarvoor t pHL = t pLH (verwaarloos de interconnectiecapaciteit C w ) Bereken voor dit laatste geval ook en C int, C ext en C ext / C int (gemiddeld over stijg- en daalflanken)

16 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 16 CMOS-invertor: schaling Bereken de "fanout-of-four" invertorvertraging, d.i. de vertraging voor f=4 Bereken het vermogen voor 1 transitie; doe dit ook voor Vdd = 2.3V; 2.0V; 1.8V en 1.5V. Bereken ook wat er in bovenstaande gevallen gebeurt met de vertraging voor f=4

17 Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 17 Voorbeeld: doorrekenen verschillende opties voor F=64 1 1 1 1 8 64 4 2.8 8 16 22.6 nft p 16465 2818 3415 42.815.3