automatiseringselektronica f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica RAM geheugens HARDWARE P.Ferwerda maart 1998

Menu SRAM Deel 1: statische RAM IC’s Deel 2: dynamische RAM IC’s DRAM Deel 3: het refreshen van DRAMs Stoppen met deze presentatie Terug naar homepage P. Ferwerda DRAM Refreshen Stoppen

Deel 1: statische RAM IC’s Om naar de volgende afbeelding te gaan: druk op spatiebalk

Statische RAM IC’s (SRAM) Per geheugencel een flipflop Snel: accesstime 10 - 20 ns toepassing: CACHE Geheugen dissipeert veel energie. Gevolg: geringe integratiedichtheid Voordeel: eenvoudige aansturing

Statische RAM IC’s (SRAM) 5116 A0 D0 D7 A10 CS WE OE Voorbeeld: 5116 SRAM IC

Statische RAM IC’s (SRAM) D0 D7 A10 CS WE OE Vraag: hoe groot is dit geheugen IC?

Statische RAM IC’s (SRAM) D0 D7 A10 CS WE OE Antwoord: 11 adreslijnen geeft 211=2048 adressen 8 datalijnen. Dus grootte is 2K x 8

Statische RAM IC’s (SRAM) D0 D7 A10 CS = 0 WE OE Aansturen IC: 1e adrescode aanbieden en CS laag maken

Statische RAM IC’s (SRAM) D0 D7 A10 CS = 0 WE OE 2e Het betreffende adres wordt geactiveerd

Statische RAM IC’s (SRAM) D0 D7 A10 CS = 0 WE OE 3e Als /WE = 0 wordt er een schrijfbewerking uitgevoerd ( /WE is not write enable)

Statische RAM IC’s (SRAM) uP A0 D0 A10 D7 CS = 0 WE OE WRITE bewerking: De processor zet een waarde op de databus die wordt overgenomen in de geheugenlocatie

Statische RAM IC’s (SRAM) D0 D7 A10 CS = 0 1 WE OE 3e Als /WE = 1 wordt er een leesbewerking uitgevoerd

Statische RAM IC’s (SRAM) uP A0 D0 A10 D7 CS = 0 1 WE OE READ bewerking: De inhoud van het geactiveerde geheugenadres wordt op de databus gezet en door de processor gelezen

Statische RAM IC’s (SRAM) Samengevat: CS WE 1 X geheugenstand, IC is niet geactiveerd

Statische RAM IC’s (SRAM) Samengevat: CS WE 1 X geheugenstand, IC is niet geactiveerd 0 0 schrijfbewerking (write)

Statische RAM IC’s (SRAM) Samengevat: CS WE 1 X geheugenstand, IC is niet geactiveerd 0 0 schrijfbewerking (write) 0 1 leesbewerking (read)

Einde deel 1 Terug naar menu

Deel 2: dynamische RAM IC’s Om naar de volgende afbeelding te gaan: druk op spatiebalk

Dynamische RAM IC’s (DRAM) Per geheugencel een condensator Tamelijk traag: accesstime 60 - 70 ns toepassing: werkgeheugen (simms) Geheugen dissipeert weinig energie. Grote integratiedichtheid mogelijk Nadeel: geheugen IC moeten we refreshen.

Dynamische RAM IC’s (DRAM) /W Data in Data uit /RAS /CAS A6 A0 Opbouw DRAM IC 4116 (16Kx1)

Dynamische RAM IC’s (DRAM) ROW adress decoder /W Data in Data uit /RAS /CAS A6 COLUMN adres decoder A0 Twee 1 uit 128 decoders met latch (D-flipflops)

Dynamische RAM IC’s (DRAM) Edge triggered op de neergaande flank /W Data in Data uit /RAS /CAS A6 A0 Bij een neergaande flank op de klokingang van de decoders wordt de waarde “bevroren”

Dynamische RAM IC’s (DRAM) /W Data in Data uit /RAS /CAS A6 A0 Een 128 x 128 geheugenmatrix

Dynamische RAM IC’s (DRAM) /W Data in Data uit /RAS /CAS geheugencel A6 A0 Een geheugencel wordt geactiveerd als zowel de horizontale als de verticale lijn actief (1) is.

Dynamische RAM IC’s (DRAM) /W Data in Data uit /RAS /CAS A6 A0 Logica voor datatransport

Dynamische RAM IC’s (DRAM) /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER A0 A0 Het IC wordt aangestuurd via een speciale schakeling: de DRAM controller (vaak één IC)

Dynamische RAM IC’s (DRAM) /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER A0 A0 We gaan nu stap voor stap bekijken hoe een bit uit het geheugen wordt gelezen (read), of geschreven (WRITE)

Dynamische RAM IC’s (DRAM) /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Afspraak: een draad waar een 1 op staat tekenen we rood, een 0 wordt groen getekend

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Op de adres bus staat 0302H en er is een /CS signaal. /RAS en /CAS zijn beide nog 1.

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 De DRAM controller verbindt de adreslijnen A0 t/m A6 met het IC

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Vervolgens maakt de DRAM controller /RAS laag

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Door deze negatieve flank worden de D-flipflops in de row-decoder geklokt en wordt een van de uitgang 2 actief

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Daarna verbindt de controler de adreslijnen A7 t/m A13 met het IC en maakt /CAS (column address strobe) laag.

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Door de neergaande flank op de column addres decoder wordt uitgang 3 van deze decoder actief

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Als beide strobe signalen 0 zijn is de aangewezen geheugen cel geactiveerd.

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Als er een READ bewerking moet worden uitgevoerd, moet de /W lijn 1 zijn. De inhoud van de geheugencel wordt op de “data out” aansluiting gezet

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Voor een WRITE bewerking maken we /W=0. De data wordt nu van de “data in” aansluiting gekopieerd naar de geheugencel

Dynamische RAM IC’s (DRAM) /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Hierna kan de DRAM controller de multiplexer uitschakelen en de signalen /RAS en /CAS weer hoog maken. De cyclus is nu afgelopen

Einde deel 2 Terug naar menu

Deel 3: Het refreshen van DRAMs Om naar de volgende afbeelding te gaan: druk op spatiebalk

Het refreshen van DRAMs Elke geheugencel bestaat uit een condensator Deze heeft een capaciteit van slechts ± 0,04 pF De condensator moet elke 2 ms worden bijgeladen. Dit noemen we verversen of refreshen De DRAM controller zorgt hiervoor

Het refreshen van DRAMs /W Data in Data uit /RAS /CAS A6 1 A0 Het IC ververst automatisch een volledige rij geheugencellen zodra deze wordt geselecteerd.

Het refreshen van DRAMs /W Data in Data uit /RAS /CAS A6 1 A0 Als we op de adreslijnen de waarde 0000001B plaatsen en het /RAS signaal 0 maken wordt de bovenste rij geheugencellen gerefreshed.

Het refreshen van DRAMs /W Data in Data uit /RAS /CAS A6 1 A0 Zolang we /CAS hoog houden wordt er nooit een READ of een WRITE bewerking uitgevoerd. Maken we /RAS weer 1 dan is uitsluitend de rij gerefreshed

Het refreshen van DRAMs /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER 1 A0 A0 Als het IC niet door de processor wordt benaderd, gaat de DRAM controller het IC refreshen

Het refreshen van DRAMs /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER TELLER 1 A0 A0 Hiertoe bevindt zich in de DRAM controller een 128 standen teller.

Het refreshen van DRAMs Row wordt gerefreshed /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER TELLER 1 A0 A0 Als het even kan wordt de teller aangesloten op de adreslijnen van het IC en wordt er een korte 0-puls op /RAS gegeven.

Het refreshen van DRAMs Row wordt gerefreshed /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER +1 TELLER 1 A0 A0 De teller wordt nu verhoogd en er wordt weer een puls op /RAS gegeven. De volgende rij wordt nu gerefreshed

Het refreshen van DRAMs /RAS /CAS /W Data in Data uit /RAS /CS DRAM controller /CAS A13 A6 ADRESBUS COMPUTER TELLER 1 A0 A0 LET OP: /CAS blijft 1 en de teller moet binnen 2 ms alle standen doorlopen. Als dit in gevaar komt kan de controller toegang weigeren

Einde van deze presentatie Terug naar menu