De presentatie wordt gedownload. Even geduld aub

De presentatie wordt gedownload. Even geduld aub

f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998.

Verwante presentaties


Presentatie over: "f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998."— Transcript van de presentatie:

1

2 f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998

3 Menu SRAM DRAM Refreshen Deel 1: statische RAM IC’s Deel 2: dynamische RAM IC’s Deel 3: het refreshen van DRAMs Stoppen met deze presentatie Terug naar homepage P. Ferwerda Stoppen

4 Deel 1: statische RAM IC’s Om naar de volgende afbeelding te gaan: druk op spatiebalk

5 Statische RAM IC’s (SRAM) Per geheugencel een flipflop Snel: accesstime ns toepassing: CACHE Geheugen dissipeert veel energie. Gevolg: geringe integratiedichtheid Voordeel: eenvoudige aansturing

6 Statische RAM IC’s (SRAM) 5116 A0 A10 D0 D7 WE CS OE Voorbeeld: 5116 SRAM IC

7 Statische RAM IC’s (SRAM) A0 A10 D0 D7 WE CS OE Vraag: hoe groot is dit geheugen IC?

8 Statische RAM IC’s (SRAM) A0 A10 D0 D7 WE CS OE Antwoord: 11 adreslijnen geeft 2 11 =2048 adressen 8 datalijnen. Dus grootte is 2K x 8

9 Statische RAM IC’s (SRAM) A0 A10 D0 D7 WE CS = 0 OE Aansturen IC: 1e adrescode aanbieden en CS laag maken

10 Statische RAM IC’s (SRAM) A0 A10 D0 D7 WE CS = 0 OE 2e Het betreffende adres wordt geactiveerd

11 Statische RAM IC’s (SRAM) A0 A10 D0 D7 WE CS = 0 OE 3e Als /WE = 0 wordt er een schrijfbewerking uitgevoerd ( /WE is not write enable) 0

12 Statische RAM IC’s (SRAM) A0 A10 D0 D7 WE CS = 0 OE WRITE bewerking: De processor zet een waarde op de databus die wordt overgenomen in de geheugenlocatie 0 uP

13 Statische RAM IC’s (SRAM) A0 A10 D0 D7 WE CS = 0 OE 3e Als /WE = 1 wordt er een leesbewerking uitgevoerd 1

14 Statische RAM IC’s (SRAM) A0 A10 D0 D7 WE CS = 0 OE READ bewerking: De inhoud van het geactiveerde geheugenadres wordt op de databus gezet en door de processor gelezen 1 uP

15 Statische RAM IC’s (SRAM) Samengevat: CSWE 1 Xgeheugenstand, IC is niet geactiveerd

16 Statische RAM IC’s (SRAM) Samengevat: CSWE 1 Xgeheugenstand, IC is niet geactiveerd 0 0schrijfbewerking (write)

17 Statische RAM IC’s (SRAM) Samengevat: CSWE 1 Xgeheugenstand, IC is niet geactiveerd 0 0schrijfbewerking (write) 0 1leesbewerking (read)

18 Einde deel 1 Terug naar menu

19 Deel 2: dynamische RAM IC’s Om naar de volgende afbeelding te gaan: druk op spatiebalk

20 Dynamische RAM IC’s (DRAM) Per geheugencel een condensator Tamelijk traag: accesstime ns toepassing: werkgeheugen (simms) Geheugen dissipeert weinig energie. Grote integratiedichtheid mogelijk Nadeel: geheugen IC moeten we refreshen.

21 Dynamische RAM IC’s (DRAM) Opbouw DRAM IC 4116 (16Kx1) A0 A6 /RAS /CAS /W Data in Data uit

22 Dynamische RAM IC’s (DRAM) Twee 1 uit 128 decoders met latch (D-flipflops) A0 A6 /RAS /CAS /W Data in Data uit ROW adress decoder COLUMN adres decoder

23 Dynamische RAM IC’s (DRAM) Bij een neergaande flank op de klokingang van de decoders wordt de waarde “bevroren” A0 A6 /RAS /CAS /W Data in Data uit Edge triggered op de neergaande flank

24 Dynamische RAM IC’s (DRAM) Een 128 x 128 geheugenmatrix A0 A6 /RAS /CAS /W Data in Data uit

25 Dynamische RAM IC’s (DRAM) Een geheugencel wordt geactiveerd als zowel de horizontale als de verticale lijn actief (1) is. A0 A6 /RAS /CAS /W Data in Data uit geheugencel

26 Dynamische RAM IC’s (DRAM) Logica voor datatransport A0 A6 /RAS /CAS /W Data in Data uit

27 Dynamische RAM IC’s (DRAM) Het IC wordt aangestuurd via een speciale schakeling: de DRAM controller (vaak één IC) A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS

28 Dynamische RAM IC’s (DRAM) We gaan nu stap voor stap bekijken hoe een bit uit het geheugen wordt gelezen (read), of geschreven (WRITE) A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS

29 Dynamische RAM IC’s (DRAM) Afspraak: een draad waar een 1 op staat tekenen we rood, een 0 wordt groen getekend A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101

30 Dynamische RAM IC’s (DRAM) Op de adres bus staat 0302H en er is een /CS signaal. /RAS en /CAS zijn beide nog 1. A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

31 Dynamische RAM IC’s (DRAM) De DRAM controller verbindt de adreslijnen A0 t/m A6 met het IC A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

32 Dynamische RAM IC’s (DRAM) Vervolgens maakt de DRAM controller /RAS laag A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

33 Dynamische RAM IC’s (DRAM) Door deze negatieve flank worden de D-flipflops in de row-decoder geklokt en wordt een van de uitgang 2 actief A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

34 Dynamische RAM IC’s (DRAM) Daarna verbindt de controler de adreslijnen A7 t/m A13 met het IC en maakt /CAS (column address strobe) laag. A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

35 Dynamische RAM IC’s (DRAM) Door de neergaande flank op de column addres decoder wordt uitgang 3 van deze decoder actief A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

36 Dynamische RAM IC’s (DRAM) Als beide strobe signalen 0 zijn is de aangewezen geheugen cel geactiveerd. A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

37 Dynamische RAM IC’s (DRAM) Als er een READ bewerking moet worden uitgevoerd, moet de /W lijn 1 zijn. De inhoud van de geheugencel wordt op de “data out” aansluiting gezet A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

38 Dynamische RAM IC’s (DRAM) Voor een WRITE bewerking maken we /W=0. De data wordt nu van de “data in” aansluiting gekopieerd naar de geheugencel A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

39 Dynamische RAM IC’s (DRAM) Hierna kan de DRAM controller de multiplexer uitschakelen en de signalen /RAS en /CAS weer hoog maken. De cyclus is nu afgelopen A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

40 Einde deel 2 Terug naar menu

41 Deel 3: Het refreshen van DRAMs Om naar de volgende afbeelding te gaan: druk op spatiebalk

42 Het refreshen van DRAMs Elke geheugencel bestaat uit een condensator Deze heeft een capaciteit van slechts ± 0,04 pF De condensator moet elke 2 ms worden bijgeladen. Dit noemen we verversen of refreshen De DRAM controller zorgt hiervoor

43 Het refreshen van DRAMs Het IC ververst automatisch een volledige rij geheugencellen zodra deze wordt geselecteerd. A0 A6 /RAS /CAS /W Data in Data uit 0101

44 Het refreshen van DRAMs Als we op de adreslijnen de waarde B plaatsen en het /RAS signaal 0 maken wordt de bovenste rij geheugencellen gerefreshed. A0 A6 /RAS /CAS /W Data in Data uit 0101

45 Het refreshen van DRAMs Zolang we /CAS hoog houden wordt er nooit een READ of een WRITE bewerking uitgevoerd. Maken we /RAS weer 1 dan is uitsluitend de rij gerefreshed A0 A6 /RAS /CAS /W Data in Data uit 0101

46 Het refreshen van DRAMs Als het IC niet door de processor wordt benaderd, gaat de DRAM controller het IC refreshen A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS

47 Het refreshen van DRAMs Hiertoe bevindt zich in de DRAM controller een 128 standen teller. A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS TELLER

48 Het refreshen van DRAMs Als het even kan wordt de teller aangesloten op de adreslijnen van het IC en wordt er een korte 0-puls op /RAS gegeven. A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS TELLER Row wordt gerefreshed

49 Het refreshen van DRAMs De teller wordt nu verhoogd en er wordt weer een puls op /RAS gegeven. De volgende rij wordt nu gerefreshed A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS TELLER +1 Row wordt gerefreshed

50 Het refreshen van DRAMs LET OP: /CAS blijft 1 en de teller moet binnen 2 ms alle standen doorlopen. Als dit in gevaar komt kan de controller toegang weigeren A0 A6 /RAS /CAS /W Data in Data uit DRAM controller A0 A13 ADRESBUS COMPUTER /CS 0101 /RAS /CAS TELLER

51 Einde van deze presentatie Terug naar menu


Download ppt "f r i e s l a n d c o l l e g e opleidingen telematica en automatiseringselektronica HARDWARE RAM geheugens P.Ferwerda maart 1998."

Verwante presentaties


Ads door Google