Boundary Scan Conventionele testmethoden PCB/IC. Boundary Scan architectuur Test methoden TAP controller Built In Self Test

Conventionele testmethoden PCB/IC Bed-of-nails: Een bed van testpinnen waarop de gehele PCB gedrukt wordt. Waarom kan dit niet meer? Miniaturisering van componenten en spoorafstanden (0,63mm). testpin minimaal= 0.8mm (mechanical test access) Het gebruik van ASICs betekent uitgebreide testsets voor elk IC met zeer complexe functionaliteit Externe testpinnen beïnvloeden het meetresultaat van High Speed circuits. Wat betekent Boundary Scan voor IC test technologie? Mogelijkheid om IC intern testbaar te maken. Terugdringen testtijd van een IC.

Boundary Scan architectuur Wat is boundary Scan? Elke in/uitgang van het IC wordt voorzien van een multifuntioneel geheugenelement genaamd: Boundary Scan Cell. Er zijn 4 configuraties van een cell: Capture, Update, Seriele Scan, Transparant. Er zijn minimaal 4 ingangen: TDI, TDO, TCK en TMS

Het gebruik van Boundary Scan Er verandert niets aan de interne functionaliteit het IC/PCB. De toegevoegde testfunctionaliteit heeft geen invloed. TDI en TDO zij respectievelijk de ingang en uitgang van het globale scanpad van deze PCB gezien vanaf de connector. TCK en TMS zijn direct verbonden met elk IC.

Wat ziet de gebruiker? Een aaneenschakeling van IC’s (device’s) registers te bereiken via de board connector. Output pinnen van IC’s zijn drivers (of soms transmitters genoemd) en input pinnen sensors (receivers). Nu kunnen testvectoren (stimuli) worden aangebracht en uitgelezen om “interconnects” te analyseren op bv Stuck-At fouten

Boundary Scan Cell (BSC): a virtual naile Opbouw BSC met 4 modes (volgens de functionele specificatie): Normal: Data_In = Data_Out. Het IC werkt functioneel. Update: Data van Updata_Hold_Cell wordt vernieuwd en op Data_Out gezet Capture: Data_In wordt in Capture_Scan_Cell geladen Serial Shift: Scan_Out van een Capture_Scan_Cell wordt doorgegeven naar Scan_in van de volgende Capture_Scan Cell Capture en Serial Shift verstoren het normale functionaliteit proces niet

Defect coverage met een Bed of Nails Verleden reden om te Testen op: Aanwezigheid Orientatie Verbinding Nu ook met Boundary Scan: Functionaliteit door structural testen

Interconnect test: EXTEST Het zoeken naar kortsluitingen, open verbindingen en defecten. In deze mode noemen we de Boundary Scan Cell een Virtual Nail.

Internal test mode: Beperkt de interne functionaliteit testen en structural testen.

JTAG chip architectuur Voorstel van JTAG (Joint Test Access Group): 4 test pinnen + 1 optionele resetpin. BSC op elke input/output pin die serieel geschakelt de boundary scan vormen. State machine (TAP controller) die bestuurt wordt door TMS, TCK en eventueel TRST. Een n >= 2 bits instructie register. 1 bit bypass register. Optioneel 32 bit ID register Op 1 moment kan slecht 1 register tussen TDI en TDO geplaatst worden. Een register wordt geselecteerd door parallel de outputs van het instructie register te decoderen. Sommige instructies zijn verplicht: EXTEST, IDcode, INTEST.

OPDRACHT: TAP controller Drie IC’s staan in d.m.v. TDI en TDO in een scan chain geschakeld. Voor een bepaalde interconnection test willen we deze IC’s zo instellen dat de eerste en de laatste in EXTEST staan en het tweede IC in Bypass geschakeld wordt. Daartoe moet voor elk IC de juiste binaire waarde in het instructieregister van de TAP controller geklokt worden. Geeft het in een timing diagram de signalen TMS en de TAP controller toestanden om de instructies serieel te laden en vervolgens actief te maken. Begin en eindig in de “Test logic reset” toestand. Neem aan dat toestanden veranderen op de neergaande flank van TCK. Het instructieregister van een IC is 3 bits breed en de binaire code voor EXTEST is “000” en voor BYPASS “111”. TCK TAPstate TMS Test logic reset Test logic reset

Instructies TAP controller (sequencer) BYPASS (std): Selectie TDI direct op TDO. De bin code voor de instructie is all 1’s SAMPLE/PRELOAD (std): Is een snapshot functie tijdens normale operatie PRELOAD(std): Setten van BS registers na reset EXTEST(std): External Testing INTEST: Internal Testing RUNBIST: alleen in run/test idle state CLAMP: Vastzetten output cell op een bepaalde waarde IDCODE: Identification van een component USERCODE: Voor programming HIGHZ: Hoge impedantie aan de uitgang

Internal scan: Intern testbaar maken van een IC. Algemene opbouw van een digitale schakeling: Hoe test je Stuck At 1/0 hierin? Combinatori- sche logica BSC BSC E R G I S T E R G I S T Combinatori- sche logica BSC BSC E R G I S T Combinatori- sche logica E R G I S T E R G I S T Combinatori- sche logica Combinatori- sche logica Combinatori- sche logica

Scanable FlipFlop Elke FlipFlop wordt uitgebreid met: Multiplexer om tussen de functionele klok en de test klok te schakelen Multiplexer om tussen de functionele mode en test mode te schakelen. In Testmode staan de Flipflops waaruit het circuit is opgebouwd in serie geschakeld (scan chain) zodat ze een schuifregister vormen Per IC zijn er 1 tot enkele 10-tallen scan chains. Elke scan chain begint en eindigt met een boundary scan cell Combinatori- sche logica FF_2 MUX FF_1

Scan pad technieken Concept: Maakt sequentiële circuits beter testbaar door interne toestanden (van bv FFs) controleerbaar en observeerbaar te maken. Uitvoering: gebruik scan FFs die een lang schuifregister vormen • In Normal mode zijn de FFs gescheiden • In Testmode vormen ze een lange keten Ontwerp IBM: LSSD latch Scan-flipflops zijn complexer en trager dan gewone flipflops. Dit komt door extra multiplexer aan input Ongeldige toestanden tijdens schuiven! Maakt flipflop voor scanpad even snel als gewone flipflop Minimaal uitgebreide M/S-flipflop. Aparte klokken voor testmode

Testbaar ontwerpen: De volgende design ontwerpstijlen zijn ongewenst als je de testbaarheid wilt vergroten: Redundante logica → niet detecteerbare fouten Asynchrone sequentiële schakelingen → is niet controleerbaar mbv klok Mono stabiele schakelingen → moeilijk te besturen Als je deze 3 ontwerpstijlen niet gebruikt en dus synchrone sequentiële circuits ontwerpt, kun je de testbaarheid vergroten door het toevoegen van specifieke hardware zoals: Boundary scan. Internal scan. Built-in self test

Built-In Self-Test (BIST) Test vectoren: ROM, Counter Pseudo Random Generator (LFSR) FunctionaliteitLogic Core Check Responses: ROM Single/Multiple Input Signature Register (S/MISR) Multiplexer IC output pinnen IC input pinnen BIST control pin IC met BIST BIST ok pin Waarom BIST? Voornamelijk economisch en betrouwbaarheid om de volgende redenen: • Vereenvoudiging benodigde testapparatuur • Field testing, zelfs jaren na productie BIST principe:

LSFR/Pseudo Random Generator De opbouw: Een schuifregister van D-FlipFlops waarin 1 of meerdere EXOR-functies van huidige schuifregister bits de volgende toestand bepalen van de schuifingang: EXOR n-bit schuifregister Naar inputs van design Eigenschappen: Weinig hardware nodig Kan alle toestanden genereren behalve “0000..0” Kan ook defecten bevatten!

OPDRACHT: Welke toestanden reeks genereert onderstaande LFSR als de initiële waarde “101” is? Q > EXOR A B C Clock\output A B C init 1 2 3 4 5 6 7

OPDRACHT: Welke toestanden reeks genereert onderstaande LFSR als de initiële waarde “101” is? Q > EXOR A B C Clock\output A B C init 1 2 3 4 5 6 7

S/MISR: Single/Multiple Input Signature Register Response checking: Een schuifregister van D-FlipFlops waarin 1 of meerdere EXOR-functies van huidige schuifregister bits en de uitgang van het ‘Design Under Test’ de volgende toestand bepalen van de schuifingang. EXOR n= 8 bit schuifregister Input SISR: Signature lengte = 8 Input = 1 MISR: Signature lengte = 3 Input = 3 Eigenschappen: 1. Na vast aantal ronden met dezelfde inputwaarden, zal een uniek patroon, de handtekening, in het register staan 2. Tussenstanden van het register zijn niet belangrijk; de laatste stand is de handtekening. 3. Bij SISR is dit in feite de rest van een modulo-2 deling 4. Aliasing: als een circuit met een fout dezelfde hand-tekening genereert als het foutvrije circuit: de kans hierop is 2-n, mits de n toestanden doorlopen worden 5. S/MISR Circuit zelf kan ook defecten bevatten! Input 2 Input 3 Input 1 EXOR EXOR EXOR D-FF D-FF D-FF n-bit schuifregister EXOR

OPDRACHT: BIST met LFSR en MISR 1) Geef de waarden voor een foutvrije circuit en MISR: LFSR output: ABC Circuit Output: XYZ MISR Q0 Q1 Q2 111 011 001 100 010 101 110 2) STEL: een SA0 op lijn A, geef dan de waarde van het circuit en de MISR: LFSR output: ABC Circuit Output: XYZ MISR Q0 Q1 Q2 011 111 001 000 010 3) Als SA1 op lijn A optreedt blijkt de handtekening ‘000’ te zijn: Wat betekent dit?

OPDRACHT: BIST met LFSR en MISR 1) Geef de waarden voor een foutvrije circuit en MISR: LFSR output: ABC Circuit Output: XYZ MISR Q0 Q1 Q2 111 011 100 001 101 010 000 110 2) STEL: een SA0 op lijn A, geef dan de waarde van het circuit en de MISR: LFSR output: ABC Circuit Output: XYZ MISR Q0 Q1 Q2 011 111 000 001 101 1 010 Als SA1 op lijn A optreedt blijkt de handtekening ‘000’ te zijn: Wat betekent dit? ALIASING: 1/ 2exp(n)

Built-In Logic Block Observation (BILBO) Een architectuur die drie operationele modes van een circuit combineert. Normal mode: FF’s zijn functioneel Internal scan mode: LFSR/MISR mode:

BILBO Architecture: B1 B2 B3 Mode 1 - Normal Reset Reset Test pattern generation LFSR Signature analysis MISR Scan - 1 - 1 1 - 1 • BILBO’s worden gegroepeerd als registers en kunnen zowel in LFSR als MISR gezet worden. • Door circuit te partitioneren in BILBO’s en combinatorische logica ontstaan testbare structuren. • Hoe weet je dat BILBO’s correct werken? • BILBO Controller die “betrouwbaar” is uitgevoerd. • Kosten: meer hardware, 4 gates/FF + controller + wire. • Betrouwbaarheid van het systeem wordt lager door meer hardware te gebruiken. • Performance neemt af door extra gates tussen FF. • Ontwikkeltijd is langer maar ook verkort door geen testpattern generation meer uit te voeren. • Elke keer circuit wordt aangeschakeld wordt er getest, anders alleen bij manufacturing.