De presentatie wordt gedownload. Even geduld aub

De presentatie wordt gedownload. Even geduld aub

Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,

Verwante presentaties


Presentatie over: "Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,"— Transcript van de presentatie:

1 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”, J. M. Rabaey, 2 nd edition, ©2003 en bijhorende slides dr. ir. Joni Dambre - prof. dr. ir. Jan Doutreloigne

2 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Inhoud van dit vak Ontwerp van geïntegreerde digitale schakelingen op transistorniveau: ‑ Grondige herhaling en verdieping van inzicht in de werking van diode en MOSFET ‑ Logische poorten in CMOS en analyse van hun eigenschappen (vertraging, ruismarges, vermogendissipatie) a.d.h.v. de CMOS invertor ‑ Ontwerp op transistorniveau, optimalisatie, implementatie en karakterisatie van combinatorische en sequentiële poorten, van datapadcomponenten en van geheugens ‑ Invloed van interconnecties: lokale en globale interconnecties, klokbomen ‑ Inzicht in de complexiteit van digitaal ontwerp en de te verwachten evoluties (invloed van schaling)

3 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Indeling in hoofdstukken Hoofdstuk 1: Inleiding Hoofdstuk 2: Halfgeleidercomponenten Hoofdstuk 3: De statische CMOS invertor Hoofdstuk 4: Ontwerp en karakterisatie van combinatorische poorten Hoofdstuk 5: Ontwerp en karakterisatie van sequentiële poorten Hoofdstuk 6: Interconnecties Hoofdstuk 7: Klokstrategieën en synchronisatie Hoofdstuk 8: Ontwerp van arithmetische bouwstenen Hoofdstuk 9: Ontwerp van geheugens

4 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vereiste voorkennis (nieuw programma) Elektrische netwerken: ‑ Vertraging en vermogenverbruik van eerste-orde RC- netwerken ‑ Basiskennis over halfgeleidercomponenten: de diode en de FET Digitale elektronica: ‑ Ontwerpruimte van digitale schakelingen ‑ Combinatorische schakelingen, logische poorten in CMOS ‑ Sequentiële schakelingen: flipflops, klokgedrag, klokverschuiving

5 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vereiste voorkennis (oud programma) Elektrische netwerken: ‑ Vertraging en vermogenverbruik van eerste-orde RC- netwerken Elektronica I : ‑ Halfgeleidercomponenten: de diode en de FET (*) Digitale elektronica: ‑ Ontwerpruimte van digitale schakelingen ‑ Combinatorische schakelingen, logische poorten in CMOS ‑ Sequentiële schakelingen: flipflops, klokgedrag, klokverschuiving (*) Merk op:redelijk grote overlap met elektronica I nieuw:afwijkingen van ideaal gedrag, korte-kanaaleffecten

6 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Informatie Titularis:dr. ir. Joni Dambre, vakgroep ELIS Technicum, gelijkvloers, bureau S8 09/ Medelesgever:prof. dr. ir. Jan Doutreloigne, vakgroep ELIS Technicum, verd. –1, bureau R4 (tot verhuis Zwijnaarde) 09/ Alle info:https://minerva.ugent.be/ Lesmateriaal: syllabus + slides voor hfst. 1-3 (geannoteerde) slides voor verdere hoofdstukken practicumnota’s Handboek: Digital Integrated Circuits, 2 nd Edition Rabaey et. al., ©2003 Niet verplicht, wel nuttig (wordt gevolgd in theorielessen)

7 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Planning Studiegids:lessen op di. namiddag, 13u – 17u15, aud. F Werkelijke planning: ‑ 5/10: theorie (H1, H2) – Aud. F Lesgever: Joni Dambre ‑ 12/10: theorie (vervolg H2 + H3) + beetje oefeningen – Aud. F Lesgever: Joni Dambre ‑ 19/10: practicum – Technicum, ELIS (exacte locatie w. later meegedeeld) tentatief: inleiding software en simulatie a.d.h.v. de CMOS invertor Lesgever: Jan Doutreloigne ‑ 26/10: theorie + oefeningen H4 – Aud. F Lesgever: Joni Dambre ‑ 9/11: theorie + oefeningen H5 – Aud. F Lesgever: Joni Dambre

8 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Planning - vervolg Werkelijke planning - vervolg: ‑ 16/11 & 23/11: practicum - Ontwerp, implementatie en karakterisatie van digitale poorten Technicum, ELIS (exacte locatie w. later meegedeeld) Ontwerp, implementatie en karakterisatie van digitale poorten Lesgever: Jan Doutreloigne ‑ 30/11: theorie + oefeningen H6 & H7 – Aud. F Lesgever: Joni Dambre ‑ 7/12: theorie + oefeningen H7 (vervolg, indine nodig) + H8 – Aud. F Lesgever: Joni Dambre ‑ 14/12 & 21/12: theorie H9 en practicum ontwerp van geheugens Technicum, ELIS (exacte locatie w. later meegedeeld) Lesgever: Jan Doutreloigne ‑ 11/1 (inhaalweek): nog nader te bepalen – Aud. F indien mogelijk geen nieuwe leerstof, ev. wel rapportering/evaluatie practicumwerk en mogelijkheid tot stellen van vragen

9 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Evaluatie Niet-periodegebonden evaluatie (NPE) bij de practica: practicumwerk en rapportering Periodegebonden evaluatie (PE): mondeling examen met schriftelijke voorbereiding, over theorie, oefeningen + inzichten en vaardigheden verworven tijdens de practica Verdeling:1/3 NPE - 2/3 PE Tweede zittijd:NPE telt opnieuw mee voor 1/3

10 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Hoofdstuk 1: Inleiding Wat maakt het ontwerp van digitale circuits moeilijker dan het vroeger was? Hoe zal dit evolueren in de toekomst? Wat zijn de belangrijkste kwaliteitsmaten voor digitale circuits? Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”, J.M. Rabaey, 2 nd edition, ©2003 en bijhorende slides

11 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht De snelle evolutie van digitale systemen ‑ Historisch overzicht ‑ De wet van Moore ‑ Perspectieven en evoluties Kwaliteitsmaten in digitaal ontwerp

12 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De eerste computer De Differentiemachine van Charles Babbage (1832) mechanische onderdelen Kostprijs: £

13 Digitale bouwstenen, J. Dambre & J. Doutreloigne, ENIAC – de eerste elektronische computer (1946)

14 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Transistor (r)evolutie Transistor –Bardeen (Bell Labs) in 1948 Bipolar transistor – Schockley in 1949 Eerste digitale poort in bipolaire logica – Harris in 1956 Eerste geïntegreerd IC – Jack Kilby in 1959 Eerste commerciële geïntegreerde logische poorten – Fairchild 1960 TTL – 1962 tot in de jaren ‘90 ECL – 1974 tot in de jaren ‘80

15 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De (r)evolutie van de transistor Eerste transistor Bell Labs, 1948

16 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De eerste geïntegreerde schakelingen Bipolaire logica jaren ‘60 ECL-poort met 3 ingangen Motorola 1966

17 Digitale bouwstenen, J. Dambre & J. Doutreloigne, MOSFET Technologie MOSFET transistor - Lilienfeld (Canada) in 1925 en Heil (England) in 1935 CMOS – 1960’s, te kampen met fabricageproblemen PMOS in 1960’s (rekenmachines) NMOS in 1970’s (4004, 8080) – omwille van snelheid CMOS in 1980’s – uitverkoren MOSFET technologie omwille van laag vermogenverbruik BiCMOS, Gallium-Arsenide, Silicon-Germanium SOI, koper interconnecties

18 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Een ‘ouwetje’: de Intel 4004 microprocessor (1971) NMOS-technologie 1000 transistors 1 MHz operation

19 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Een nieuwere versie: de Intel Pentium (IV) microprocessor

20 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De “wet van Moore” Electronics, 19 april, In 1965 merkte Gordon Moore op dat het aantal transistors op een chip om de 18 à 24 maanden verdubbelde. Hij voorspelde dat deze trend zich zou verderzetten, d.w.z dat de integratiedichtheid van halfgeleiderschakelingen om de 14 tot 18 maand zou blijven verdubbelen. Deze voorspelling bleek verbijsterend visionair, maar... nu is wet van Moore drijvende kracht achter technologie- ontwikkeling achterna!

21 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Evolutie van het aantal geheugenbits per chip

22 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De wet van Moore in microprocessors Pentium® proc P Transistors (MT) Aantal transistors in Intel microprocessors verdubbelt ongeveer om de 2 jaar Bron: Intel

23 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Evolutie van de chipoppervlakte Pentium ® proc P ~7% toename per jaar ~X2 om de 10 jaar Afmeting chip neemt toe met 14% per 2 jaar om aan de wet van Moore te voldoen Bron: Intel Afmeting chip (mm)

24 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Klokfrequentie P6 Pentium ® proc Frequentie (Mhz) Klokfrequentie van Intel microprocessors verdubbelt om de 2 jaar Verdubbelt om de 2 jaar Bron: Intel

25 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vermogenverbruik P6 Pentium ® proc Vermogen (W) Vermogenverbruik van Intel processors blijft toenemen Bron: Intel

26 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Het vermogenprobleem 5KW 18KW 1.5KW 500W Pentium® proc Vermogen (W) Vermogenvoorziening en warmteontwikkeling zullen beperkende factor worden Bron: Intel

27 Digitale bouwstenen, J. Dambre & J. Doutreloigne, En nog erger: vermogendichtheid Pentium® proc P Vermogendichtheid (W/cm 2 ) Kookvuur Kernreactor Raket Vermogendichtheid wordt te groot om transistors nog te kunnen koelen Bron: Intel

28 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Problemen niet enkel voor microprocessors... Analog Baseband Digital Baseband (DSP + MCU ) Power Management Small Signal RF Power RF Marktsegment van digitale GSMs (aantal geproduceerde telefoons) M 86M 162M 260M 435M (Bron: Texas Instruments) GSM Bij draagbare toestellen, waar de levensduur van de batterij kritiek is, is het vermogenverbruik hét belangrijkste aspect van een goed ontwerp

29 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Voorspelde technologische evoluties: ITRS Year Minimale afmetingen (nm) Miljoen transistors/cm Chipgrootte (mm 2 ) Signaalpinnen/chip Klokfrequentie (MHz) Interconnectielagen Voedingsspanning (V) Vermogenverbruik voor hoogperformante systemen (W) Vermogen van batterijen (W) Bron: ITRS (http://www.itrs.net/)

30 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Uitdagingen voor de toekomst Microscopische problemen Hoogfrequent ontwerp Interconnecties Ruis en overspraak Betrouwbaarheid Produceerbaarheid Vermogenverbruik Kloksignaal Alles wordt moeilijker te modelleren Macroscopische problemen Ontwikkeltijd Complexiteit (miljoenen poorten) Hiërarchisch ontwerp en sterke abstractie nodig Hergebruik & IP, schaalbaarheid Voorspelbaarheid System-on-a-chip Ontwerptools... en de complexiteit blijft toenemen ?

31 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Technologie-schaling samengevat Minimale afmetingen in technologie nemen af met factor 0.7 per generatie Voor elke nieuwe generatie kunnen 2x meer functies op een chip geïntegreerd worden; de kost van een chip stijgt hierbij niet significant Kost van individuele functies neemt af met een factor twee per generatie Maar … ‑ Hoe ontwerp je chips met alsmaar meer functies? ‑ Het totaal aantal ontwerp-ingenieurs verdubbelt niet om de twee jaar!!

32 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Productiviteit van ontwerpteams Design gap: ontwerpcomplexiteit neemt sneller toe dan ontwerpefficiëntie (door verbeteringen ontwerpsoftware)

33 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht van technologische evolutie JaarTech.ComplexiteitFrequentieGrootte van ontwerpteam Personeelskosten  m 13 M Tr.400 MHz210$90 M  m 20 M Tr.500 MHz270$120 M  m 32 M Tr.600 MHz360$160 M  m 130 M Tr.800 MHz800$360 M

34 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Technologie-schaling samengevat Efficiëntere ontwerptools en ontwerpmethodes nodig: ‑ Hiërarchisch ontwerp met abstractie van modules op hogere niveaus ‑ Hergebruik van componenten, omzetting tussen technologische generaties met minimale inspanning Abstractie: vereist dat van modules een ‘black box’-model beschikbaar is voor gebruik op hogere niveaus (voldoende eenvoudig én voldoende nauwkeurig) Wordt steeds moeilijker: steeds meer globale effecten zijn (o.a. in verband met kloksignaal, overspraak, ruis en warmte-ontwikkeling)

35 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Abstractieniveaus in hiërarchisch ontwerp n+ S G D + DEVICE CIRCUIT GATE MODULE SYSTEM Deze cursus “Digitale elektronica” “Computerarchitectuur” Deelaspecten in verschillende andere cursussen

36 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Kwaliteitsmaten voor digitale circuits Functionaliteit Productiekost ‑ vaste kosten ‑ variabele kosten Betrouwbaarheid, ruisgevoeligheid Prestatie: ‑ Snelheid (vertraging, maximale schakelfrequentie) ‑ Vermogenverbruik ‑ Energie nodig om een berekening uit te voeren Ontwerpefficiëntie: ‑ Schaalbaarheid ‑ Tijd om een product op de markt te krijgen (time-to-market) Hoe evalueren we de kwaliteit van een digitaal circuit (logische poort, flipflop, complexere bouwsteen,...)?

37 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Productiekost van geïntegreerde schakelingen vaste kost kost per chip = variabele kost per chip productievolume Vaste kost weegt sterker door voor ontwerpen die maar in kleine volumes geproduceerd worden Variabele kost is extreem belangrijk bij massaproductie

38 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Productiekost van geïntegreerde schakelingen Vaste kost (Non-Recurrent Engineering of NRE cost) ‑ Eenmalige kost vóóraleer productie kan starten:  tijd nodig voor ontwerp en verificatie  grootte van het ontwerpteam  maken van procesmaskers  andere eenmalige kosten ‑ zijn sterk afhankelijk van complexiteit van het ontwerp en productiviteit van het ontwerpteam

39 Digitale bouwstenen, J. Dambre & J. Doutreloigne, NRE kost neemt toe

40 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Productiekost van geïntegreerde schakelingen Variabele kosten (RE of Recurrent Engineering costs) ‑ zijn evenredig met het aantal geproduceerde chips:  silicium processing  verpakken  testen ‑ kost voor processing is evenredig met chipoppervlakte

41 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Kost van de onverpakte chip (En.: die) 1 naakte chip (die) Si-plak (En.: wafer) diameters tot 30 cm (12 inch) Bron: AMD (http://www.amd.com)

42 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Kost per transistor 1e-7 1e-6 1e-5 1e-4 1e kost ( Dollarcent/transistor) Productiekost per transistor (wet van Moore)

43 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Productie-efficiëntie (En.: yield) Yield = percentage goede ICs per wafer

44 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Een voorbeeldje Gegevens: ‑ een 12 inch wafer met daarop ICs van 2.5 cm 2 (= vierkant met 1,58 cm zijde) ‑ 1 defect/cm 2 en  = 3 Resultaat: ‑ 252 dies/wafer (rekening houdend met het verlies aan de randen van de wafer) ‑ die yield: 16% ‑ d.w.z. gemiddeld slechts 40 goede dies per wafer!!

45 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Enkele industriële voorbeelden (1994) ChipMetaal- lagen Wafer- kost Defecten/ cm 2 Opp.(mm 2 )Chips/ wafer YieldKost v.d. naakte chip 386DX2$ %$4 486 DX23$ %$12 Power PC 6014$ %$53 HP PA 71003$ %$73 DEC Alpha3$ %$149 Super Sparc3$ %$272 Pentium3$ %$417

46 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Betrouwbaarheid: ruis in geïntegreerde digitale circuits Ruis: Ongewenste variaties in spanningen en stromen in de schakeling V DD v(t) i(t) Afkomstig van verbindingen die dicht bij elkaar liggen ‑ capacitieve koppeling  spanningsvariaties op de ene verbinding beïnvloeden het signaal op de andere verbinding (= overspraak) ‑ inductieve koppeling  variaties in de stroomsterkte op de ene verbinding beïnvloeden het signaal op de andere verbinding Ruis op voedings- en massalijnen kan signaalniveaus in een poort beïnvloeden

47 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Voorbeeld van overspraak Naarmate technologie verder schaalt zal overspraak courant aanleiding geven tot korte, ongewenste pulsen (En.: glitches) met amplitude tot 80% van de voedingsspanning Gevolg van overspraak en ruis: het duurt langer voor signalen hun stabiele (correcte) waarde bereiken Statisch = 0V Stijgende transitie 0.16  m CMOS 0.12  m CMOS 0.35  m CMOS 0.25  m CMOS Stijgende transitie Bron: Dunlop, Lucent, 2000

48 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Statisch gedrag van een poort Statisch gedrag bepaalt hoe robuust een circuit is in aanwezigheid van ruis en procesvariaties Digitale circuits voeren bewerkingen uit op Boolese variabelen: x  {0,1} Deze worden vertaald in een nominaal spanningsniveau voor elke logische toestand: Positieve logica: 1  V H and 0  V L Negatieve logica:0  V H and 1  V L Verschil tussen V H en V L is de logische spanningszwaai V sw V uit V in V H = ! (V L ) V L = ! (V H )

49 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Statisch gedrag: de transfertfunctie (bijv.: invertor) V in V uit f V in Geeft uitgangsspanning als functie van ingangsspanning onder statische omstandigheden V OH = f (V L ) VLVL VHVH V uit =V in Schakelspanning VSVS V OL = f (V H )

50 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Verband tussen logische waarden en spanningsdomein V in V uit helling = -1 V OH V OL V IL V IH "1" "0" Verboden gebied V OH V OL V IL V IH De spanningsintervallen die overeenkomen met geldige logische waarden (hoog of laag) worden begrensd door V IH en V IL, gedefinieerd als de punten op de transfertfunctie waarvoor de winst = -1

51 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Ruismarges Ingang poort uitgang poort Verboden gebied "1" "0" V OH V IL V OL V IH Ruismarge voor hoog signaal Ruismarge voor laag signaal NM H = V OH - V IH NM L = V IL - V OL Gnd V dd Gnd Robuuste schakelingen: “0”- en “1”-intervallen zo groot mogelijk

52 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Ruisgevoeligheid Ruisgevoeligheid = de mate waarin een circuit correct functioneert in aanwezigheid van ruis ‑ ruisbronnen: voedingsruis, overspraak, interferentie, offset ‑ ruisbronnen met vaste amplitude (bijv. afkomstig uit de omgeving) ‑ ruisbronnen met amplitude evenredig met voedingsspanning (gegenereerd binnen het IC) Ruismarges = ruisniveaus waarbij een circuit correct functioneert

53 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Ruisgevoeligheid Absolute ruismarges misleidend: ruisgevoeligheid hangt ook af van hoe de poort geschakeld is (bijv. rechtstreeks verbonden met voeding of massa vs. ‘zwevende’ poort) Ruistransfertfuncties: omschrijven hoe sterk de ruis uit de omgeving terug te vinden is binnenin de schakeling; men kan deze optimaliseren door een circuit gedeeltelijk af te schermen Lage ruisgevoeligheid vereist een voldoende grote spanningszwaai (V H – V L ) én grote ruismarges

54 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Signaalregeneratie v0v0 v1v1 v2v2 v3v3 v4v4 v5v5 v6v6 v0v0 v2v2 v1v1 Wanneer poorten in staat zijn tot regeneratie zal een ‘vuil’ signaal na het doorlopen van enkele poorten terug dicht bij de nominale spanningen (hoog of laag) liggen Spanning (V) Tijd (ns)

55 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Voorwaarden voor regeneratie Transfertfunctie van regeneratieve poort heeft: ‑ helling (in absolute waarde) > 1 in verboden zone ‑ helling (in absolute waarde) < 1 in toegelaten spanningsintervallen ‑ twee stabiele werkpunten (hoog/laag) v 1 = f(v 0 ), v 1 = f -1 (v 2 ) v0v0 v1v1 v2v2 v3v3 v0v0 v1v1 v2v2 v3v3 f(v) f -1 (v) Regeneratieve poort v0v0 v1v1 v2v2 v3v3 f(v) f -1 (v) Niet-regeneratieve poort

56 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Unidirectionaliteit Een poort moet unidirectioneel zijn: ‑ wijzigingen van het uitgangssignaal geen invloed op ingangssignalen die niet veranderen ‑ meestal slechts bij benadering aan voldaan (o.m. wegens capacitieve koppeling tussen uit- en ingangen). Belangrijke parameters: uitgangsimpedantie van de ‘zenderpoort’ en ingangsimpedantie van de ‘ontvangende poort’ ‑ uitgangsimpedanties moeten zo klein mogelijk zijn ‑ ingangsimpedanties moeten zo groot mogelijk zijn

57 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Nog enkele begrippen: fan-in en fan-out N Fan-out N Fan-in M M Fan-out: aantal poorten dat door een poort wordt aangestuurd (belasting) Poorten met grote fanout zijn trager Fan-in: aantal ingangen van een poort Poorten met grote fan-in zijn doorgaans groter en trager

58 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De ideale invertor R i =  R o = 0 Fan-out =  NM H = NM L = V DD /2 winst =  V in V uit De ideale poort heeft: ‑  winst in het transitiegebied ‑ schakelspanning halverwege de spanningszwaai ‑ ruismarges van elk de helft van de spanningszwaai ‑ ingangs- en uitgangsimpedanties gelijk aan, resp.,  en 0

59 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Een invertor uit de oude doos NM H V in (V) V out (V) NM L V M

60 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vertragingen: definities t V uit V in ingangs- golfvorm uitgangs- golfvorm t p = (t pHL + t pLH )/2 propagatievertraging t 50% t pHL 50% t pLH tftf 90% 10% trtr stijgtijd V in V uit

61 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Model voor propagatievertraging Circuit benaderen als eerste-orde RC-netwerk R C v in v uit v uit (t) = (1 – e –t/  )V, met  = RC 50% spanningsniveau bereikt na:t = ln(2)  = 0.69  90% spanningsniveau na: t = ln(9)  = 2.30  Ruwe schatting invertorsnelheid: t p = 0.69  en t r = t f = 2.2  10% spanningsniveau na: t = ln(9)  = 0.11 

62 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De ringoscillator T = 2 x t p x N Vergelijking van de snelheid van verschillende technologieën? snelheid van een poort is afhankelijk van haar belasting, dus o.m. van de ingangscapaciteit van de poorten die erdoor worden aangestuurd een vergelijking van snelheid bij gelijke belasting is dus niet fair meet de snelheid waarmee een poort andere poorten in dezelfde technologie kan aansturen m.b.v. een ringoscillator N (oneven aantal) invertors periodiek signaal met periode T

63 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De ringoscillator Maar let op: enkel voor vergelijking tussen technologieën... De invertor is eenvoudigste en snelste poort uit om het even welke technologie fan-out belasting van poorten in circuit is gemiddeld heel wat groter dan ingangscapaciteit van 1 invertor veel poorten hebben ook een grotere uitgangsweerstand dan de invertor N (oneven aantal) invertors periodiek signaal met periode T T = 2 x t p x N

64 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vermogen en energie Vermogenverbruik: hoeveel energie wordt verbruikt per bewerking en hoeveel warmte wordt hierbij gedissipeerd? ‑ dimensionering van de voedings- en massalijnen (afhankelijk van piekvermogen): P max = V dd i max ‑ levensduur van een batterij (afhankelijk van gemiddeld vermogenverbruik) p(t) = v(t)i(t) = V dd i(t), P gem = 1/T  p(t) dt = (V dd /T)  i dd (t) dt ‑ vereisten voor verpakking en warmte-afvoer (koeling)

65 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Energiedissipatie in een eerste-orde RC-netwerk R C v in v uit Stijgflank: helft v.d. energie gedissipeerd, andere helft opgeslagen op condensator Daalflank: energie uit condensator gedissipeerd

66 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vermogen en energie Twee belangrijke componenten: statisch en dynamisch vermogenverbruik ‑ Statisch: wordt altijd verbruikt, ook in stand-by (batterij!!!) ‑ Dynamisch vermogen = energie/transitie x # transities/tijdseenheid

67 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vermogen en energie E = C L V dd 2 P 0  1 P = C L V dd 2 f 0  1 f 0  1 = P 0  1 * f clock Dynamisch energie- en vermogenverbruik: ‑ Is dus afhankelijk van de frequentie waarmee transities plaatsgrijpen (En.: toggle rate) ‑ Belangrijke parameter in dynamisch vermogenverbruik is klokfrequentie:

68 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vermogen en energie Propagatievertraging en vermogenverbruik zijn verwant Vertraging (hoofdzakelijk) bepaald door snelheid waarmee energie op condensator kan opgeslagen worden Hoe sneller dit gebeurt, des te hoger het vermogenverbruik! Beide gebaat bij zo laag mogelijke capaciteiten!! Voor vaste technologie en circuitontwerp is product van vermogen en vertraging (het vermogen-schakeltijdproduct) constant vermogen-schakeltijdproduct = energie verbruikt per transitie Goede poort is snel én zuinig, dus goede kwalitietsmaat is energie-schakeltijdproduct = vermogen x vertraging 2

69 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Tenslotte... De complexiteit en snelheid van geïntegreerde digitale schakelingen stijgen exponentieel (wet van Moore) Bij ontwerp voor “deep submicron (DSM)” technologieën komen heel wat nieuwe uitdagingen kijken. Een tip van de sluier: ‑ De opbouw en het gedrag van de halfgeleidercomponenten zelf veranderen lichtjes ‑ Synchroon ontwerp met een globaal kloksignaal wordt bijzonder moeilijk ‑ Interconnecties hebben steeds meer impact op de kwaliteit van het ontwerp en zorgen voor globale problemen die de hiërarchieniveaus overstijgen ‑ Vermogenverbruik lijkt op korte termijn dé beperkende factor

70 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Tenslotte... Doel van deze cursus: ‑ inzicht verwerven in geïntegreerde digitale schakelingen in het DSM-tijdperk en deze kunnen ontwerpen op circuitniveau ‑ inzicht verwerven in de ontwerpuitdagingen die op ons af komen door verdere schaling van de technologie


Download ppt "Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,"

Verwante presentaties


Ads door Google