De presentatie wordt gedownload. Even geduld aub

De presentatie wordt gedownload. Even geduld aub

Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,

Verwante presentaties


Presentatie over: "Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,"— Transcript van de presentatie:

1 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”, J.M. Rabaey, 2 nd edition, ©2003 en bijhorende slides dr. ir. Joni Dambre - prof. dr. ir. Jan Doutreloigne

2 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Hoofdstuk 3: De CMOS-invertor Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”, J. M. Rabaey, 2 nd edition, ©2003, en bijhorende slides

3 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht Basisbegrippen over halfgeleiders De diode: opbouw, werking en modellering De MOSFET: opbouw, werking en modellering

4 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht Basisbegrippen over halfgeleiders De diode: opbouw, werking en modellering De MOSFET: opbouw, werking en modelleringDe MOSFET: opbouw, werking en modellering

5 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOSFET – korte herhaling n-kanaals FET (NMOS transistor) geleidend pad tussen drain en source als V gs groter dan drempelspanning V t (V t < V DD ) normaal: source aan laagste spanning, stroom van drain naar source (I ds ) p-kanaals FET (PMOS transistor) geleidend pad tussen source en drain als V gs kleiner dan negatieve drempelspanning V t (V t > -V DD ) normaal: drain aan laagste spanning, stroom van source naar drain (- I ds ) G S D V gs + - D S G + -

6 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOSFET – een blik vooruit Vin: geldig (logisch) spanningsniveau steeds 1 van beide transistors geleidend Gnd V DD V in V uit Gnd V DD V in V uit zeer grote ingangsimpedantie: quasi geen stroom door ingang voldoend lage uitgangsimpedantie

7 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOS-structuur p-type substraat gate (metaal of andere goede geleider) bulk (En.: body) isolator (meestal SiO 2 ) Metal Oxide Semiconductor (MOS)

8 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOS-structuur Spanning aanleggen tussen gate en bulk: geen stroom want oxide is isolator (zuivere condensator!) p-type substraat V gb

9 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOS-structuur: het veldeffect p-type substraat V gb E V volt 0 volt x (  m)

10 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOS-structuur: het veldeffect (En.: field effect) p-type substraat Bulk blijft p-type Ontruimingslaag: vrije gaten afgestoten Inversielaag: concentratie vrije elektronen zó dat plaatselijk n-type ontruimingslaag inversielaag (n-type)

11 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOS-structuur: de Fermi-potentiaal Fermi-potentiaal = verschuiving Fermi-niveau tussen zuivere en gedopeerde halfgeleider Bandverschuiving van 2q  F : materiaal is nu even sterk n-type als het oorspronkelijk p-type was Sterke inversie qFqF cc vv  f,i qFqF

12 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOS-structuur: het veldeffect Belangrijk voor werking MOSFET: drempelspanning V t ?? p-type substraat ladingsdragers ingebed in isolator Fermi-potentiaal verankerde ruimtelading in ontruimingslaag vaste lading in isolator vrije elektronen verankerde geïoniseerde acceptoren

13 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOSFET Polysilicium Aluminium

14 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOSFET: twee types n-kanaalsfet: geen ladingen in isolator: V t > 0 anders: V t afhankelijk van V p (< 0 voor positieve ladingen) p-kanaalsfet: geen ladingen in isolator: V t < 0 anders: V t afhankelijk van V p (< 0 voor positieve ladingen) p-type n-type Gate Drain Source n-type p-type Gate Drain Source D S GG S D D S GG S D

15 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOSFET: werking Als 0< V gb < V t : opbouw ontruimingslaag, geen stroom (V gs = 0) p-type n-type 0< V gb < V t Gate Drain Source V db = 0 Als V gb > V t : inversie (n-kanaal), geen stroom (V gs = 0) Als V gb < 0: geen ontruimingslaag onder gate, enkel aan juncties afgeknepen lineair V gb > V t

16 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOSFET: werking Als 0< V gb V t p-type n-type Gate Drain Source V db > 0

17 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOSFET: werking V gb > V t p-type n-type Gate Drain Source V db > 0 Als 0 V gs – V t : geleiding saturatie gebied: I ds stijgt niet meer met V ds (wel met V gs )

18 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Stroom in ideale MOSFET Kwadratisch verband x V ds (V) I d (A) V gs = 2.5 V V gs = 2.0 V V gs = 1.5 V V gs = 1.0 V Lineair Saturatie V ds = V gs - V t

19 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Stroom in ideale (lees: oude) MOSFET x V ds (V) I d (A) V gs = 2.5 V V gs = 2.0 V V gs = 1.5 V V gs = 1.0 V LineairSaturatie V ds = V gs - V t

20 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vergelijking nMOS en pMOS Zelfde vorm maar alle spanningen tegengesteld teken Voor zelfde |V ds | : minder stroom bij pMOS (ca. 42% van nMOS) wegens lagere mobiliteit van gaten!!

21 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Werkelijke MOSFET: de drempelspanning In (C)MOS-schakelingen: V sb niet altijd =0 ‑ source niet altijd aan massa ‑ ruis op bulk V sb < 0 : source-bulk diffusie-junctie voorwaarts gepolariseerd; mag niet optreden!! V sb > 0: V t stijgt i.f.v. bulkpotentiaal = bulkeffect (En.: body effect)  : bulkeffectcoëfficient (En.: body effect coefficient)

22 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Werkelijke MOSFET: korte kanalen (L klein) Kanaallengtemodulatie: ‑ in saturatie: kanaal gewurgd, verbreding sperlaag drainjunctie ‑ effectieve kanaallengte dus korter ‑ afwijking niet te verwaarlozen t.o.v. L ‑ In saturatie stijgt I ds lichtjes i.f.v. V ds ‑ modelleren door: ‑ empirische parameter, ongeveer evenredig met 1/L V gb > V t p-type n-type Gate Drain Source V db > 0

23 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Snelheidssaturatie: ‑ V ds over kort kanaal: grote veldsterkte ‑ saturatie van snelheid vrije ladingsdragers (niet meer ~veldsterkte) ‑ dus ook saturatie van stroom ‑ modelleren door: Mobiliteitsdegradatie: ‑ scattering van vrije ladingsdragers tegen gate-oxide onder invloed van sterk ortogonaal veld (door V gb ) ‑ eveneens beperking mobiliteit Werkelijke MOSFET: korte kanalen (L klein)

24 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Snelheidssaturatie: ‑ voor korte kanalen en V gs -V t voldoende groot: V DSAT < V t ‑ transistor dus sneller in 'saturatie' (vóór V ds = V gs - V t ) ‑ I DSAT lineair afhankelijk van V gs (i.p.v. kwadratisch) Werkelijke MOSFET: korte kanalen (L klein)

25 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Werkelijke MOSFET: korte kanalen (L klein) Lange versus korte kanalen: vergelijking voor zelfde spanningen en zelfde W/L

26 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Werkelijke MOSFET: korte kanalen (L klein) Lange versus korte kanalen: vergelijking voor zelfde V ds en zelfde W/L

27 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Drempelspanning voor korte kanalen MOS: in afleiding V t enkel ontruimingslading door veldeffect MOSFET: ook ontruimingslading door sperlagen source- en drainjunctie Sperlaag drain: wordt dikker bij grotere V ds Niet meer verwaarloosbaar bij heel korte kanalen Inversie: minder ontruimingslading door veldeffect nodig, dus V t daalt bij stijgende V ds (En.: Drain Induced Barrier Lowering, of DIBL) Als V t te laag wordt (V ds te groot): permanente kortsluiting tss. source en drain (punch through) Als V t zakt: stijging subthreshold lekstromen (zie verder)

28 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Degradatie i.f.v. de tijd Schaling: V dd niet even snel afgenomen als L Netto: toename veldsterkte over kanaal (cf. snelheidssaturatie!) Snelle elektronen (veldsterkte > 10 4 V/cm) kunnen in gate-oxide dringen en daar verankerd blijven (En.: hot carrier effect) V t afhankelijk van lading verankerd in oxide!! NMOS: stijging V t PMOS: daling V t

29 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Een empirisch model voor snelle schattingen Parameterwaarden voor een generiek 0.25um CMOS proces:

30 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Empirisch model versus SPICE-simulatie x V ds (V) I ds (A) Snelheidssaturatie V DSAT =V gs -V t V ds =V DSAT V ds =V gs -V t Saturatie Lineair

31 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Lekstromen: subthreshold-geleiding Drempelspanning V t geeft grens voor sterke inversie Onder drempelspanning: ook kleine I d Korte kanalen: source-bulk- drainstructuur gedraagt zich als parasitaire bipolaire transistor

32 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Sub-threshold I d i.f.v. V gs V ds van 0 to 0.5V V gs (V) 1pA 100pA 10nA 1uA

33 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Sub-threshold I d i.f.v. V ds V gs van 0 tot 0.3V 0A 5nA 10nA 15nA V ds (V) 0

34 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Lekstromen: junctielekstromen juncties tussen source- en draindiffusies en bulk = parasitaire diodes Invers gepolariseerd, maar toch inverse diodelekstromen!

35 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Lekstromen: gate-lekstromen (tunneling) daling V DD compenseert niet daling dikte oxidelaag heel dun gate-oxide: elektronen kunnen door oxide dringen als veldsterkte voldoende groot kans op tunneling daalt exponentieel i.f.v. dikte gate-oxide t ox (nu < 10 SiO 2 -moleculelagen dik!!) kans op tunneling functie van spanning V gb (dus max. = V DD )

36 Digitale bouwstenen, J. Dambre & J. Doutreloigne, DSM MOSFET: samenvatting werkingsgebieden Sterke inversie: V gs > V t ‑ Lineair (resistief, triode) V ds < V DSAT ‑ Saturatie (quasi constante stroom) V ds  V DSAT Zwakke inversie (sub-threshold) V gs  V t ‑ I d exponentiële functie van V gs, lineair afhankelijk van V ds

37 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De MOSFET – dynamisch gedrag Eerste benadering: ontlading van belastingscondensator via kanaalweerstand van NMOS transistor Gnd V DD V in V uit Gnd V DD V in V uit R eq 0 V dd Stijgflank aan ingang: PMOS schakelt af, NMOS schakelt aan Daalflank: analoog, nu opladen belastingscondensator via kanaalweerstand PMOS CLCL 0 V dd

38 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De transistor als schakelaar: kanaalweerstand Schakelen: traject over I ds – V ds karakteristiek doorlopen Kanaalweerstand niet constant! Equivalente weerstand R eq = benaderd gemiddelde over traject

39 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De transistor als schakelaar: equivalente weerstand Vdd bepaalt sterkte inversie (dichtheid vrije ladingsdragers in kanaal)

40 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten Gate: zuivere MOS-condensator Veldeffect: opbouw en afbraak van volumeladingen Source- en drainjuncties: spanningsafhankelijke sperlaagcapaciteiten C sb en C db

41 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De gate-oxidecapaciteiten t ox n + n + doorsnede L Gate-oxide x d x d L d Polysilicium gate bovenaanzicht Gate-bulk overlap Source n + Drain n + W Gate-oxidecapaciteit per  m 2 : Gate-kanaalcapaciteit (tss. gate en kanaal) Overlapcapaciteiten (tss. bulk en source, resp. drain)

42 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Verdeling van gate-kanaalcapaciteit: benadering S D G SD G SD G AfgeknepenLineairSaturatie C gc volledig tussen gate en bulk C gc gelijk verdeeld tussen C gcs en C gcd ; bulk afgeschermd Bulk afgeschermd; kanaal gewurgd: enkel deel van C gc tussen gate en source: 2/3 C ox WL AfgeknepenLineairSaturatie C gcb C ox WL00 C gcs 0C ox WL/22/3 C ox WL C gcd 0C ox WL/20 C gc C ox WL 2/3 C ox WL

43 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Verdeling van de gate-kanaalcapaciteit: werkelijkheid Capaciteit in functie van V gs (met V ds = 0) Capaciteit in functie van saturatiegraad C gcs = C gcd C gc C gcb V gs VtVt WLC ox 2 C gcd C gc C gcs V ds /(V gs -V t ) 0 2 2WLC ox 3 1

44 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Totale gate-capaciteit v.e. lange transistor (L = 4.5  m) Inclusief overlap-capaciteiten!

45 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Totale gate-capaciteit v.e. korte transistor (L = 0.75  m) Inclusief overlap-capaciteiten!

46 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Extractie van totale gatecapaciteit door simulatie V gs I ds

47 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De juncties: diffusiecapaciteiten bodem zijkant kanaal Source N D Channel-stop implant NA+NA+ bulk N A W x j L S Onderkant: bij benadering vlak, abrupte junctie (m = 0.5) Zijwanden: bij benadering vertikaal, geleidelijke junctie (m tss en 0.5) Zijwand langs kant gate: afgeschermd door kanaal, of verwaarloosbaar Beide niet-lineaire, spanningsafhankelijke capaciteiten

48 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Lineaire benadering van junctiecapaciteit Voor snelle schattingen niet-lineaire capaciteiten vervangen door equivalente capaciteit C eq die overeenkomt met zelfde ladingsverplaatsing over spanningszwaai (V hoog – V laag )

49 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Samengevat: capaciteiten in 0.25  m CMOS proces C gs = C gcs + C gso C gd = C gcd + C gdo C gb = C gcb C sb = C Sdiff C db = C Ddiff AfgeknepenLineairSaturatie C gcb C ox WL00 C gcs 0C ox WL/22/3 C ox WL C gcd 0C ox WL/20 C gc C ox WL 2/3 C ox WL

50 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Let op met benaderingen van parasitairen! C g afhankelijk van V gs en V ds, dus afhankelijk van wat aan andere klemmen gebeurt

51 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Let op met benaderingen van parasitairen! C diff afhankelijk van fysische lay-out

52 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire weerstanden Parasitaire weerstanden in serie met drian/source: contactweerstand: neemt toe doordat contactoppervlakte kleiner wordt resistiviteit van materiaal: weerstand neemt toe doordat diffusiediepte kleiner wordt vierkantsweerstand, ook wel R

53 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Latch-up Parasitaire bipolaire transistors in CMOS-technologie Als R nwell en R psubs te groot en lekstromen: transistors in geleiding Positieve feedback, grote stromen tussen V DD en Gnd: destructief!! Tegenwoordig: technieken om weerstanden voldoende laag te houden, vrijwel geen risico op latchup meer!

54 Digitale bouwstenen, J. Dambre & J. Doutreloigne, MOSFET SPICE-modellen Oudere modellen: ‑ LEVEL 1 : geen DSM-effecten, enkel lange kanalen (ideale transistor) ‑ LEVEL 2 : zeer gedetailleerd, gebaseerd op geometrie en halfgeleiderfysica, inclusief korte-kanaaleffecten, maar: te complex en uiteindelijk toch niet nauwkeurig ‑ LEVEL 3 : semi-empirisch, maar enkel geschikt tot L>1  m Wegens beperkingen oudere modellen: hele reeks modellen in industrie, maar: elk bedrijf anders! BSIM3v3 (Berkeley Short-channel IGFET Model) of LEVEL49: analytisch, semi-empirisch model, nieuwe standaard, relatief eenvoudig te berekenen (maar: > 200 parameters!!)

55 Digitale bouwstenen, J. Dambre & J. Doutreloigne, MOSFET SPICE-modellen Belangrijk: parameterwaarden empirisch bepaald voor beperkt bereik van L en W ! Steeds nagaan wat LMIN, LMAX, WMIN en WMAX zijn! Noodzakelijke parameters bij gebruik: ‑ L, W: lengte en effectieve breedte van de gate ‑ AS, AD: oppervlakte van source- en draindiffusiegebieden ‑ PS, PD: omtrek van source- en draindiffusiegebieden ‑ NRS, NRD: werkelijke doorsnede van diffusie (te vermenigvuldigen met vierkantsweerstand)

56 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Procesvariaties Kleine variaties in allerlei procesparameters: doperingsconcentratie, diffusiediepte, dikte gate-oxide, L en W,... Variaties in macro-eigenschappen: V t, k n ’,... en dus stromen I ds en snelheid Grotendeels ongecorreleerd: effecten kunnen elkaar compenseren of versterken Probleem bij ontwerp: yield zo groot mogelijk, maar niet al te grote marges voorzien Statistische modellering voor afleiding verschillende SPICE- modellen: traag-nominaal-snel (3  variaties op stromen) Voorbeeld: 0.25  m NMOS met LMIN, WMIN, V gs = V ds = 2.5V: Id = 220  A snel:I d = 265  A (+20%) traag:I d = 182  A (-17%)

57 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Procesvariaties - voorbeeld 0.25  m NMOS: LMIN, WMIN, V gs = V ds = 2.5V Id = 220  A snel:I d = 265  A (+20%) traag:I d = 182  A (-17%) Bijkomende variaties op V dd +/- 10%: snel:I d = 302  A (+37%) traag:I d = 155  A (-30%)

58 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Procesvariaties - voorbeeld Simulatievoorbeeld: opteller in (oude) 2  m CMOS-technologie

59 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Een blik op de toekomst: invloed van schaling Eerste introductie L d (nm) L (nm) t ox (nm) V dd (V) I DSAT (  A/  m) I lek (  A/  m) Bron: ITRS, ed. 2001

60 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Een blik op de toekomst: andere transistortypes


Download ppt "Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,"

Verwante presentaties


Ads door Google