De presentatie wordt gedownload. Even geduld aub

De presentatie wordt gedownload. Even geduld aub

V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem.

Verwante presentaties


Presentatie over: "V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem."— Transcript van de presentatie:

1 V1CP1 – week 5 Computerarchitectuur

2 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem

3 3 Componenten van een computersysteem n CPU n Het rekenhart van een computer n Voert instructies, ‘eenvoudige rekenstapjes’, uit n Geheugen n Voor de opslag van instructies en data n I/O n Voor communicatie met de buitenwereld, d.w.z. n Harde schijf n Netwerkkaart n Beeldscherm n Etc.... n Bussen n Voor de verbinding van de componenten

4 4 8 bits bus Buslijnen Een bus is een verzameling parallelle verbindingen (lijnen), waarbij iedere lijn 1 bit kan transporteren

5 5 Onderdelen systeembus n Databus n transporteert data en instructies tussen registers n ingang en uitgang n Adresbus n transporteert adressen waar de data of instructies heen moeten of vandaan moeten komen n alleen ingang n Controlebus n transporteert de signalen die nodig zijn om data- en adres transport te coördineren

6 6 Geheugen module n Opslag van data en instructies n primair geheugen n secundair (achtergrond)geheugen n Bevat vele cellen voor een bepaald aantal bits (b.v. 8) n elke cel heeft een adres n capaciteit = aantal cellen * bits per cel n Beschikt over een aantal adreslijnen n bepaalt het aantal cellen n n lijnen  maximaal 2 n cellen n Beschikt over een aantal datalijnen n vaak gelijk aan het aantal bits per cel

7 7 Random Access Memory (RAM) Random Access Memory n alle geheugenplaatsen kunnen in willekeurige volgorde worden gelezen en geschreven n verliest zijn inhoud als de spanning wegvalt

8 8 CS -Chip Select R/W -Read/Write Aansluiting RAM module

9 9 Soorten RAM geheugen Statische RAM (SRAM) n onthoudt de data zolang de voedingsspanning aanwezig is Dynamische RAM (DRAM) n verliest zijn data na verloop van enkele ms en moet daar regelmatig worden ‘opgefrist’; de refresh cycle n compacter dan DRAM (factor 4) n adreslijnen worden vaak gemultiplext

10 10 RAS -Row Address Strobe CAS -Column Address Strobe Multiplexing van adreslijnen

11 11 SIMM van DRAM modules

12 12 ROM geheugen Read Only Memory n heeft ook random access! n behoudt zijn inhoud als de stroom wegvalt n heeft vele varianten n ‘echt’ ROM – inhoud wordt vastgelegd bij fabricage n PROM – is eenmalig programmeerbaar n EPROM – kan worden gewist met UV licht n EEPROM – kan bloksgewijs elektrisch worden gewist n flash EEPROM – kan met 1 actie (1 flash) worden gewist

13 13 CS -Chip Select PGM -Program EPROM module

14 14 adresbus databus controlebus CPURAMI/OROM Blokschema computersysteem met ROM

15 15 n bepaalt het adresbereik – max. 2 n geheugenregisters m – vaak gelijk aan het aantal bits per register Central Processing Unit (CPU)

16 16 adresbus databus controlebus BIU Registers ALU Status register Stack pointer PC ICU Instructie register TU Opbouw van de CPU

17 17 Onderdelen van de CPU CPU = Central Processing Unit n ICU = Internal Control Unit n TU = Timing Unit n ALU = Arithmetische/Logische Unit n BIU = (Basic) Input/Output Unit n Registers (General Purpose) n Program Counter (PC) n Stackpointer n Statusregister n Instructieregister

18 18 adres data adres stabiel R/W Lees cyclusSchrijf cyclus Bus timing

19 19 Werking van een processor 1.Haal een instructie op (Fetch) -zet inhoud PC op adresbus -geef een leessignaal op controlebus -verhoog inoud van PC -plaats data van databus in Instructie Register 2.Decodeer de instructie (Decode) 3.Voer de instructie uit (Execute) 4.Sla het resultaat op (Store) 5.Ga naar 1

20 20 John von Neumann ( ) Stored Program Architecture

21 21 F Instruction Fetch D Instruction Decode E Instruction Execution S Store Result Von Neumann cyclus

22 22 Opdrachten n Bestudeer hfdst.7.1 t/m (uitgezonderd intermezzo’s) n Lees hfdst. 7.4 t/m (uitgezonderd intermezzo’s) n Maak opgaven 7.1, 7.2, 7.6 en 7.7


Download ppt "V1CP1 – week 5 Computerarchitectuur. 2 adresbus databus controlebus CPU MEMORY I/O Blokschema computersysteem."

Verwante presentaties


Ads door Google