Digitale bouwstenen dr. ir. Joni Dambre - prof. dr. ir. Jan Doutreloigne Other handouts In class quiz Course information sheet To handout next time.

Presentatie over: "Digitale bouwstenen dr. ir. Joni Dambre - prof. dr. ir. Jan Doutreloigne Other handouts In class quiz Course information sheet To handout next time."— Transcript van de presentatie:

1 Digitale bouwstenen dr. ir. Joni Dambre - prof. dr. ir. Jan Doutreloigne Other handouts In class quiz Course information sheet To handout next time Course schedule with due dates HW#1 Project Description Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”, J. M. Rabaey, 2nd edition, ©2003 en bijhorende slides

2 Inhoud van dit vak Ontwerp van geïntegreerde digitale schakelingen op transistorniveau: Grondige herhaling en verdieping van inzicht in de werking van diode en MOSFET Logische poorten in CMOS en analyse van hun eigenschappen (vertraging, ruismarges, vermogendissipatie) a.d.h.v. de CMOS invertor Ontwerp op transistorniveau, optimalisatie, implementatie en karakterisatie van combinatorische en sequentiële poorten, van datapadcomponenten en van geheugens Invloed van interconnecties: lokale en globale interconnecties, klokbomen Inzicht in de complexiteit van digitaal ontwerp en de te verwachten evoluties (invloed van schaling)

3 Indeling in hoofdstukken
Hoofdstuk 1: Inleiding Hoofdstuk 2: Halfgeleidercomponenten Hoofdstuk 3: De statische CMOS invertor Hoofdstuk 4: Ontwerp en karakterisatie van combinatorische poorten Hoofdstuk 5: Ontwerp en karakterisatie van sequentiële poorten Hoofdstuk 6: Interconnecties Hoofdstuk 7: Klokstrategieën en synchronisatie Hoofdstuk 8: Ontwerp van arithmetische bouwstenen Hoofdstuk 9: Ontwerp van geheugens

4 Vereiste voorkennis (nieuw programma)
Elektrische netwerken: Vertraging en vermogenverbruik van eerste-orde RC-netwerken Basiskennis over halfgeleidercomponenten: de diode en de FET Digitale elektronica: Ontwerpruimte van digitale schakelingen Combinatorische schakelingen, logische poorten in CMOS Sequentiële schakelingen: flipflops, klokgedrag, klokverschuiving

5 Vereiste voorkennis (oud programma)
Elektrische netwerken: Vertraging en vermogenverbruik van eerste-orde RC-netwerken Elektronica I : Halfgeleidercomponenten: de diode en de FET (*) Digitale elektronica: Ontwerpruimte van digitale schakelingen Combinatorische schakelingen, logische poorten in CMOS Sequentiële schakelingen: flipflops, klokgedrag, klokverschuiving (*) Merk op: redelijk grote overlap met elektronica I nieuw: afwijkingen van ideaal gedrag, korte-kanaaleffecten

6 Informatie Titularis: dr. ir. Joni Dambre, vakgroep ELIS Technicum, gelijkvloers, bureau S8 09/ Medelesgever: prof. dr. ir. Jan Doutreloigne, vakgroep ELIS Technicum, verd. –1, bureau R4 (tot verhuis Zwijnaarde) 09/ Alle info: Lesmateriaal: syllabus + slides voor hfst (geannoteerde) slides voor verdere hoofdstukken practicumnota’s Handboek: Digital Integrated Circuits, 2nd Edition Rabaey et. al., © Niet verplicht, wel nuttig (wordt gevolgd in theorielessen) computer accounts are automatic, if have never had an account in CSE I will have (or soon have) a listing of userids/passwords. seating chart – assignment for Thursday – xerox copy of your photo ID pick a seat for the semester and sit there (or nearby) for rest of semester room size -

7 Planning Studiegids: lessen op di. namiddag, 13u – 17u15, aud. F
Werkelijke planning: 5/10: theorie (H1, H2) – Aud. F Lesgever: Joni Dambre 12/10: theorie (vervolg H2 + H3) + beetje oefeningen – Aud. F Lesgever: Joni Dambre 19/10: practicum – Technicum, ELIS (exacte locatie w. later meegedeeld) tentatief: inleiding software en simulatie a.d.h.v. de CMOS invertor Lesgever: Jan Doutreloigne 26/10: theorie + oefeningen H4 – Aud. F Lesgever: Joni Dambre 9/11: theorie + oefeningen H5 – Aud. F Lesgever: Joni Dambre computer accounts are automatic, if have never had an account in CSE I will have (or soon have) a listing of userids/passwords. seating chart – assignment for Thursday – xerox copy of your photo ID pick a seat for the semester and sit there (or nearby) for rest of semester room size -

8 Planning - vervolg Werkelijke planning - vervolg:
16/11 & 23/11: practicum - Ontwerp, implementatie en karakterisatie van digitale poorten Technicum, ELIS (exacte locatie w. later meegedeeld) Ontwerp, implementatie en karakterisatie van digitale poorten Lesgever: Jan Doutreloigne 30/11: theorie + oefeningen H6 & H7 – Aud. F Lesgever: Joni Dambre 7/12: theorie + oefeningen H7 (vervolg, indine nodig) + H8 – Aud. F Lesgever: Joni Dambre 14/12 & 21/12: theorie H9 en practicum ontwerp van geheugens Technicum, ELIS (exacte locatie w. later meegedeeld) Lesgever: Jan Doutreloigne 11/1 (inhaalweek): nog nader te bepalen – Aud. F indien mogelijk geen nieuwe leerstof, ev. wel rapportering/evaluatie practicumwerk en mogelijkheid tot stellen van vragen computer accounts are automatic, if have never had an account in CSE I will have (or soon have) a listing of userids/passwords. seating chart – assignment for Thursday – xerox copy of your photo ID pick a seat for the semester and sit there (or nearby) for rest of semester room size -

9 Evaluatie Niet-periodegebonden evaluatie (NPE) bij de practica: practicumwerk en rapportering Periodegebonden evaluatie (PE): mondeling examen met schriftelijke voorbereiding, over theorie, oefeningen + inzichten en vaardigheden verworven tijdens de practica Verdeling: 1/3 NPE - 2/3 PE Tweede zittijd: NPE telt opnieuw mee voor 1/3 Note: evening midterm exam Design intensive class – with semester design project

10 Hoofdstuk 1: Inleiding Wat maakt het ontwerp van digitale circuits moeilijker dan het vroeger was? Hoe zal dit evolueren in de toekomst? Wat zijn de belangrijkste kwaliteitsmaten voor digitale circuits? Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”, J.M. Rabaey, 2nd edition, ©2003 en bijhorende slides

11 Overzicht De snelle evolutie van digitale systemen
Historisch overzicht De wet van Moore Perspectieven en evoluties Kwaliteitsmaten in digitaal ontwerp What you should ALREADY KNOW

12 De eerste computer De Differentiemachine van Charles Babbage (1832)
25000 mechanische onderdelen Kostprijs: £

13 ENIAC – de eerste elektronische computer (1946)

14 Transistor (r)evolutie
Transistor –Bardeen (Bell Labs) in 1948 Bipolar transistor – Schockley in 1949 Eerste digitale poort in bipolaire logica – Harris in 1956 Eerste geïntegreerd IC – Jack Kilby in 1959 Eerste commerciële geïntegreerde logische poorten – Fairchild 1960 TTL – 1962 tot in de jaren ‘90 ECL – 1974 tot in de jaren ‘80 TTL had a higher integration density than ECL Power – puts an upper limit on the number of gates that can be reliably integrated on a single die

15 De (r)evolutie van de transistor
Eerste transistor Bell Labs, 1948

16 De eerste geïntegreerde schakelingen
Bipolaire logica jaren ‘60 ECL-poort met 3 ingangen Motorola 1966

17 MOSFET Technologie MOSFET transistor - Lilienfeld (Canada) in 1925 en Heil (England) in 1935 CMOS – 1960’s, te kampen met fabricageproblemen PMOS in 1960’s (rekenmachines) NMOS in 1970’s (4004, 8080) – omwille van snelheid CMOS in 1980’s – uitverkoren MOSFET technologie omwille van laag vermogenverbruik BiCMOS, Gallium-Arsenide, Silicon-Germanium SOI, koper interconnecties PMOS came first because of fab problems with NMOS NMOS next because of fab problems with CMOS (NMOS has speed advantage over PMOS due to carrier mobility)

18 Een ‘ouwetje’: de Intel 4004 microprocessor (1971)
NMOS-technologie 1000 transistors 1 MHz operation

19 Een nieuwere versie: de Intel Pentium (IV) microprocessor

20 De “wet van Moore” In 1965 merkte Gordon Moore op dat het aantal transistors op een chip om de 18 à 24 maanden verdubbelde. Hij voorspelde dat deze trend zich zou verderzetten, d.w.z dat de integratiedichtheid van halfgeleiderschakelingen om de 14 tot 18 maand zou blijven verdubbelen. Deze voorspelling bleek verbijsterend visionair, maar ... nu is wet van Moore drijvende kracht achter technologie-ontwikkeling achterna! Electronics, 19 april, 1965.

21 Evolutie van het aantal geheugenbits per chip

22 De wet van Moore in microprocessors
Aantal transistors in Intel microprocessors verdubbelt ongeveer om de 2 jaar 4004 8008 8080 8085 8086 286 386 486 Pentium® proc P6 0.001 0.01 0.1 1 10 100 1000 1970 1980 1990 2000 2010 Transistors (MT) Bron: Intel

23 Evolutie van de chipoppervlakte
100 Bron: Intel P6 Pentium ® proc 486 10 386 Afmeting chip (mm) 286 8080 8086 8085 ~7% toename per jaar 8008 ~X2 om de 10 jaar 4004 1 1970 1980 1990 2000 2010 Afmeting chip neemt toe met 14% per 2 jaar om aan de wet van Moore te voldoen

24 Klokfrequentie van Intel microprocessors verdubbelt om de 2 jaar
10000 Verdubbelt om de 2 jaar 1000 P6 100 Pentium ® proc 486 10 386 8085 8086 286 Frequentie (Mhz) 1 8080 8008 Bron: Intel 4004 0.1 1970 1980 1990 2000 2010 Klokfrequentie van Intel microprocessors verdubbelt om de 2 jaar

25 Vermogenverbruik van Intel processors blijft toenemen
100 Bron: Intel P6 Pentium ® proc 10 486 286 8086 Vermogen (W) 386 8085 1 8080 8008 4004 0.1 1971 1974 1978 1985 1992 2000 Vermogenverbruik van Intel processors blijft toenemen

26 Het vermogenprobleem 100000 Bron: Intel 18KW 5KW 10000 1.5KW 1000 500W Pentium® proc Vermogen (W) 100 286 486 8086 10 386 8085 8080 8008 1 4004 0.1 1971 1974 1978 1985 1992 2000 2004 2008 Vermogenvoorziening en warmteontwikkeling zullen beperkende factor worden

27 En nog erger: vermogendichtheid
10000 Bron: Intel Raket 1000 Kernreactor 100 Vermogendichtheid (W/cm2) 8086 Kookvuur 10 4004 P6 8008 8085 386 Pentium® proc 286 486 8080 1 1970 1980 1990 2000 2010 Vermogendichtheid wordt te groot om transistors nog te kunnen koelen

28 Problemen niet enkel voor microprocessors ...
GSM Bij draagbare toestellen, waar de levensduur van de batterij kritiek is, is het vermogenverbruik hét belangrijkste aspect van een goed ontwerp Analog Baseband Digital Baseband (DSP + MCU) Power Management Small Signal RF RF Marktsegment van digitale GSMs (aantal geproduceerde telefoons) 48M 86M 162M 260M 435M (Bron: Texas Instruments)

29 Voorspelde technologische evoluties: ITRS
Year 1999 2002 2005 2008 2011 2014 Minimale afmetingen (nm) 180 130 100 70 50 35 Miljoen transistors/cm2 7 14-26 47 115 284 701 Chipgrootte (mm2) 170 235 269 308 354 Signaalpinnen/chip 768 1024 1280 1408 1472 Klokfrequentie (MHz) 600 800 1100 1400 1800 2200 Interconnectielagen 6-7 7-8 8-9 9 9-10 10 Voedingsspanning (V) 1.8 1.5 1.2 0.9 0.6 Vermogenverbruik voor hoogperformante systemen (W) 90 160 174 183 Vermogen van batterijen (W) 1.4 2.0 2.4 2.2 Bron: ITRS (

30 Uitdagingen voor de toekomst
Microscopische problemen • Hoogfrequent ontwerp Interconnecties • Ruis en overspraak • Betrouwbaarheid Produceerbaarheid • Vermogenverbruik • Kloksignaal Alles wordt moeilijker te modelleren Macroscopische problemen • Ontwikkeltijd • Complexiteit (miljoenen poorten) • Hiërarchisch ontwerp en sterke abstractie nodig • Hergebruik & IP, schaalbaarheid • Voorspelbaarheid System-on-a-chip Ontwerptools ... en de complexiteit blijft toenemen ?

31 Technologie-schaling samengevat
Minimale afmetingen in technologie nemen af met factor 0.7 per generatie Voor elke nieuwe generatie kunnen 2x meer functies op een chip geïntegreerd worden; de kost van een chip stijgt hierbij niet significant Kost van individuele functies neemt af met een factor twee per generatie Maar … Hoe ontwerp je chips met alsmaar meer functies? Het totaal aantal ontwerp-ingenieurs verdubbelt niet om de twee jaar!!

32 Productiviteit van ontwerpteams
1 10 100 1,000 10,000 100,000 1,000,000 10,000,000 2003 1981 1983 1985 1987 1989 1991 1993 1995 1997 1999 2001 2005 2007 2009 100,000,000 Transistors/Chip Tansistors/personeelsmaand x 21%/jaar totale toename in productiviteit 58%/jaar totale toename in complexiteit 0.1 0.01 0.001 Transistors per Chip (M) (K) Trans./Personeelsmaand Productiviteit Bron: Sematech Complexiteit Design gap: ontwerpcomplexiteit neemt sneller toe dan ontwerpefficiëntie (door verbeteringen ontwerpsoftware)

33 Overzicht van technologische evolutie
Jaar Tech. Complexiteit Frequentie Grootte van ontwerpteam Personeelskosten 1997 0.35mm 13 M Tr. 400 MHz 210 $90 M 1998 0.25mm 20 M Tr. 500 MHz 270 $120 M 1999 0.18mm 32 M Tr. 600 MHz 360 $160 M 2002 0.13mm 130 M Tr. 800 MHz 800 $360 M Staffing costs computed at $150K/staff year (in 1997 dollars)

34 Technologie-schaling samengevat
Efficiëntere ontwerptools en ontwerpmethodes nodig: Hiërarchisch ontwerp met abstractie van modules op hogere niveaus Hergebruik van componenten, omzetting tussen technologische generaties met minimale inspanning Abstractie: vereist dat van modules een ‘black box’-model beschikbaar is voor gebruik op hogere niveaus (voldoende eenvoudig én voldoende nauwkeurig) Wordt steeds moeilijker: steeds meer globale effecten zijn (o.a. in verband met kloksignaal, overspraak, ruis en warmte-ontwikkeling)

35 Abstractieniveaus in hiërarchisch ontwerp
Deze cursus “Digitale elektronica” “Computerarchitectuur” Deelaspecten in verschillende andere cursussen SYSTEM MODULE + GATE CIRCUIT DEVICE G S D n+ n+

36 Kwaliteitsmaten voor digitale circuits
Hoe evalueren we de kwaliteit van een digitaal circuit (logische poort, flipflop, complexere bouwsteen, ...)? Functionaliteit Productiekost vaste kosten variabele kosten Betrouwbaarheid, ruisgevoeligheid Prestatie: Snelheid (vertraging, maximale schakelfrequentie) Vermogenverbruik Energie nodig om een berekening uit te voeren Ontwerpefficiëntie: Schaalbaarheid Tijd om een product op de markt te krijgen (time-to-market)

37 Productiekost van geïntegreerde schakelingen
vaste kost kost per chip = variabele kost per chip productievolume Vaste kost weegt sterker door voor ontwerpen die maar in kleine volumes geproduceerd worden Variabele kost is extreem belangrijk bij massaproductie

38 Productiekost van geïntegreerde schakelingen
Vaste kost (Non-Recurrent Engineering of NRE cost) Eenmalige kost vóóraleer productie kan starten: tijd nodig voor ontwerp en verificatie grootte van het ontwerpteam maken van procesmaskers andere eenmalige kosten zijn sterk afhankelijk van complexiteit van het ontwerp en productiviteit van het ontwerpteam

39 NRE kost neemt toe

40 Productiekost van geïntegreerde schakelingen
Variabele kosten (RE of Recurrent Engineering costs) zijn evenredig met het aantal geproduceerde chips: silicium processing verpakken testen kost voor processing is evenredig met chipoppervlakte

41 Kost van de onverpakte chip (En.: die)
1 naakte chip (die) Si-plak (En.: wafer) diameters tot 30 cm (12 inch) Bron: AMD (

42 Kost per transistor Productiekost per transistor (wet van Moore) 1e-7
0.01 0.1 1 1982 1985 1988 1991 1994 1997 2000 2003 2006 2009 2012 kost (Dollarcent/transistor) Productiekost per transistor (wet van Moore)

43 Productie-efficiëntie (En.: yield)
Yield = percentage goede ICs per wafer

44 Een voorbeeldje Gegevens: Resultaat:
een 12 inch wafer met daarop ICs van 2.5 cm2 (= vierkant met 1,58 cm zijde) 1 defect/cm2 en a = 3 Resultaat: 252 dies/wafer (rekening houdend met het verlies aan de randen van de wafer) die yield: 16% d.w.z. gemiddeld slechts 40 goede dies per wafer!! While the cost of producing a single transistor has dropped exponentially over the past few decades, the basic cost equation hasn’t changed. Cost of a circuit is dependent upon the chip area. Alpha depends upon the complexity of the manufacturing process (and is roughly proportional to the number of masks). A good estimate for today’s complex CMOS process is alpha = 3. Defects per unit area is a measure of the material and process-induced faults. A value between 0.5 and 1 defects/cm**2 is typical today but strongly depends upon the maturity of the process.

45 Enkele industriële voorbeelden (1994)
Chip Metaal- lagen Wafer- kost Defecten/ cm2 Opp.(mm2) Chips/ wafer Yield Kost v.d. naakte chip 386DX 2 $900 1.0 43 360 71% $4 486 DX2 3 $1200 81 181 54% $12 Power PC 601 4 $1700 1.3 121 115 28% $53 HP PA 7100 $1300 196 66 27% $73 DEC Alpha $1500 1.2 234 53 19% $149 Super Sparc 1.6 256 48 13% $272 Pentium 1.5 296 40 9% $417

46 Betrouwbaarheid: ruis in geïntegreerde digitale circuits
Ruis: Ongewenste variaties in spanningen en stromen in de schakeling Afkomstig van verbindingen die dicht bij elkaar liggen capacitieve koppeling spanningsvariaties op de ene verbinding beïnvloeden het signaal op de andere verbinding (= overspraak) inductieve koppeling variaties in de stroomsterkte op de ene verbinding beïnvloeden het signaal op de andere verbinding v(t) i(t) VDD Ruis op voedings- en massalijnen kan signaalniveaus in een poort beïnvloeden

47 Voorbeeld van overspraak
Naarmate technologie verder schaalt zal overspraak courant aanleiding geven tot korte, ongewenste pulsen (En.: glitches) met amplitude tot 80% van de voedingsspanning 0.16mm CMOS 0.12mm CMOS 0.35mm CMOS 0.25mm CMOS Stijgende transitie Bron: Dunlop, Lucent, 2000 Statisch = 0V Stijgende transitie Gevolg van overspraak en ruis: het duurt langer voor signalen hun stabiele (correcte) waarde bereiken

48 Statisch gedrag van een poort
Statisch gedrag bepaalt hoe robuust een circuit is in aanwezigheid van ruis en procesvariaties Digitale circuits voeren bewerkingen uit op Boolese variabelen: x {0,1} Deze worden vertaald in een nominaal spanningsniveau voor elke logische toestand: Positieve logica: 1  VH and 0  VL Negatieve logica: 0  VH and 1  VL Vuit Vin VH = ! (VL) VL = ! (VH) Verschil tussen VH en VL is de logische spanningszwaai Vsw

49 Statisch gedrag: de transfertfunctie (bijv.: invertor)
Geeft uitgangsspanning als functie van ingangsspanning onder statische omstandigheden Vuit Vin Vuit f VOH = f (VL) Vuit=Vin Schakelspanning VS VM is the intersection of the VTC curve and the line given by Vout = Vin VOL = f (VH) VL VH Vin

50 Verband tussen logische waarden en spanningsdomein
De spanningsintervallen die overeenkomen met geldige logische waarden (hoog of laag) worden begrensd door VIH en VIL, gedefinieerd als de punten op de transfertfunctie waarvoor de winst = -1 "1" "0" Verboden gebied VOH VOL VIL VIH Vuit helling = -1 VOH Slope = -1 are unity gain points helling = -1 VOL VIL VIH Vin

51 Ruismarges Robuuste schakelingen: “0”- en “1”-intervallen zo groot mogelijk Verboden gebied "1" "0" VOH VIL VOL VIH Ruismarge voor hoog signaal Ruismarge voor laag signaal NMH = VOH - VIH NML = VIL - VOL Gnd Vdd model is Gate Output of inverter1 feeding Gate Input of inverter2 Noise margin represents the levels of noise that can be sustained when gates are cascaded – obviously noise margins should be as large as possible Ingang poort uitgang poort

52 Ruisgevoeligheid Ruisgevoeligheid = de mate waarin een circuit correct functioneert in aanwezigheid van ruis ruisbronnen: voedingsruis, overspraak, interferentie, offset ruisbronnen met vaste amplitude (bijv. afkomstig uit de omgeving) ruisbronnen met amplitude evenredig met voedingsspanning (gegenereerd binnen het IC) Ruismarges = ruisniveaus waarbij een circuit correct functioneert IMPEDANCE – (not inductance!!) Want output impedance of the driver to be zero ideally Input impedance of the receiver to be infinity ideally The two together give unlimited fanout

53 Ruisgevoeligheid Absolute ruismarges misleidend: ruisgevoeligheid hangt ook af van hoe de poort geschakeld is (bijv. rechtstreeks verbonden met voeding of massa vs. ‘zwevende’ poort) Ruistransfertfuncties: omschrijven hoe sterk de ruis uit de omgeving terug te vinden is binnenin de schakeling; men kan deze optimaliseren door een circuit gedeeltelijk af te schermen Lage ruisgevoeligheid vereist een voldoende grote spanningszwaai (VH – VL) én grote ruismarges IMPEDANCE – (not inductance!!) Want output impedance of the driver to be zero ideally Input impedance of the receiver to be infinity ideally The two together give unlimited fanout

54 Signaalregeneratie Wanneer poorten in staat zijn tot regeneratie zal een ‘vuil’ signaal na het doorlopen van enkele poorten terug dicht bij de nominale spanningen (hoog of laag) liggen v0 v1 v2 v3 v4 v5 v6 v2 v0 Spanning (V) Ensures that a disturbed signal will eventually converge back to one of the nominal levels Vo only extends between 1.1V and 1.4V; v1 from 0.3V to 2.25V and v2 between nominal VOL and VOH v1 Tijd (ns)

55 Voorwaarden voor regeneratie
v1 = f(v0), v1 = f -1(v2) v0 v1 v2 v3 v0 v1 v2 v3 f(v) f -1(v) Regeneratieve poort Niet-regeneratieve poort Transfertfunctie van regeneratieve poort heeft: helling (in absolute waarde) > 1 in verboden zone helling (in absolute waarde) < 1 in toegelaten spanningsintervallen twee stabiele werkpunten (hoog/laag)

56 Een poort moet unidirectioneel zijn:
Unidirectionaliteit Een poort moet unidirectioneel zijn: wijzigingen van het uitgangssignaal geen invloed op ingangssignalen die niet veranderen meestal slechts bij benadering aan voldaan (o.m. wegens capacitieve koppeling tussen uit- en ingangen). Belangrijke parameters: uitgangsimpedantie van de ‘zenderpoort’ en ingangsimpedantie van de ‘ontvangende poort’ uitgangsimpedanties moeten zo klein mogelijk zijn ingangsimpedanties moeten zo groot mogelijk zijn IMPEDANCE – (not inductance!!) Want output impedance of the driver to be zero ideally Input impedance of the receiver to be infinity ideally The two together give unlimited fanout

57 Nog enkele begrippen: fan-in en fan-out
Fan-out N Fan-in M M Fan-out: aantal poorten dat door een poort wordt aangestuurd (belasting) Poorten met grote fanout zijn trager Fan-in: aantal ingangen van een poort Poorten met grote fan-in zijn doorgaans groter en trager

58 winst =  De ideale invertor V De ideale poort heeft:
¥ winst in het transitiegebied schakelspanning halverwege de spanningszwaai ruismarges van elk de helft van de spanningszwaai ingangs- en uitgangsimpedanties gelijk aan, resp., ¥ en 0 winst =  V in uit R i = o = 0 Fan-out = ¥ NMH = NML = VDD/2

59 Een invertor uit de oude doos
5.0 NM 4.0 L 3.0 (V) 2.0 out V V M NM H 1.0 0.0 1.0 2.0 3.0 4.0 5.0 V (V) in

60 Vertragingen: definities
Vin Vuit Vin propagatievertraging ingangs-golfvorm 50% tpHL tp = (tpHL + tpLH)/2 tpLH t Vuit For lecture Delay is a function of fan-in and fan-out (increases load) 90% 10% tr tf uitgangs- golfvorm stijgtijd t

61 Model voor propagatievertraging
Circuit benaderen als eerste-orde RC-netwerk R C vin vuit vuit (t) = (1 – e–t/)V, met  = RC 50% spanningsniveau bereikt na: t = ln(2)  = 0.69  10% spanningsniveau na: t = ln(9)  = 0.11  Of interest is the propagation delay. When applying a step input (with vin going from 0 to V), the transient response of this circuit is known to be an exponential function (tau = RC, the time constant of the network) 90% spanningsniveau na: t = ln(9)  = 2.30  Ruwe schatting invertorsnelheid: tp = 0.69 t en tr = tf = 2.2 t

62 T = 2 x tp x N De ringoscillator
Vergelijking van de snelheid van verschillende technologieën? snelheid van een poort is afhankelijk van haar belasting, dus o.m. van de ingangscapaciteit van de poorten die erdoor worden aangestuurd een vergelijking van snelheid bij gelijke belasting is dus niet fair meet de snelheid waarmee een poort andere poorten in dezelfde technologie kan aansturen m.b.v. een ringoscillator N (oneven aantal) invertors periodiek signaal met periode T T = 2 x tp x N

63 T = 2 x tp x N De ringoscillator
Maar let op: enkel voor vergelijking tussen technologieën ... De invertor is eenvoudigste en snelste poort uit om het even welke technologie fan-out belasting van poorten in circuit is gemiddeld heel wat groter dan ingangscapaciteit van 1 invertor veel poorten hebben ook een grotere uitgangsweerstand dan de invertor N (oneven aantal) invertors periodiek signaal met periode T T = 2 x tp x N

64 p(t) = v(t)i(t) = Vddi(t), Pgem= 1/T  p(t) dt = (Vdd/T)  idd(t) dt
Vermogen en energie Vermogenverbruik: hoeveel energie wordt verbruikt per bewerking en hoeveel warmte wordt hierbij gedissipeerd? dimensionering van de voedings- en massalijnen (afhankelijk van piekvermogen): Pmax = Vddimax levensduur van een batterij (afhankelijk van gemiddeld vermogenverbruik) p(t) = v(t)i(t) = Vddi(t), Pgem= 1/T  p(t) dt = (Vdd/T)  idd(t) dt vereisten voor verpakking en warmte-afvoer (koeling)

65 Energiedissipatie in een eerste-orde RC-netwerk
vin vuit Stijgflank: helft v.d. energie gedissipeerd, andere helft opgeslagen op condensator Daalflank: energie uit condensator gedissipeerd

66 Vermogen en energie Twee belangrijke componenten: statisch en dynamisch vermogenverbruik Statisch: wordt altijd verbruikt, ook in stand-by (batterij!!!) Dynamisch vermogen = energie/transitie x # transities/tijdseenheid

67 Vermogen en energie f01 = P01 * fclock
Dynamisch energie- en vermogenverbruik: Is dus afhankelijk van de frequentie waarmee transities plaatsgrijpen (En.: toggle rate) Belangrijke parameter in dynamisch vermogenverbruik is klokfrequentie: E = CL Vdd2 P01 P = CL Vdd2 f01 f01 = P01 * fclock

68 Vermogen en energie Propagatievertraging en vermogenverbruik zijn verwant Vertraging (hoofdzakelijk) bepaald door snelheid waarmee energie op condensator kan opgeslagen worden Hoe sneller dit gebeurt, des te hoger het vermogenverbruik! Beide gebaat bij zo laag mogelijke capaciteiten!! Voor vaste technologie en circuitontwerp is product van vermogen en vertraging (het vermogen-schakeltijdproduct) constant vermogen-schakeltijdproduct = energie verbruikt per transitie Goede poort is snel én zuinig, dus goede kwalitietsmaat is energie-schakeltijdproduct = vermogen x vertraging2

69 Tenslotte ... De complexiteit en snelheid van geïntegreerde digitale schakelingen stijgen exponentieel (wet van Moore) Bij ontwerp voor “deep submicron (DSM)” technologieën komen heel wat nieuwe uitdagingen kijken. Een tip van de sluier: De opbouw en het gedrag van de halfgeleidercomponenten zelf veranderen lichtjes Synchroon ontwerp met een globaal kloksignaal wordt bijzonder moeilijk Interconnecties hebben steeds meer impact op de kwaliteit van het ontwerp en zorgen voor globale problemen die de hiërarchieniveaus overstijgen Vermogenverbruik lijkt op korte termijn dé beperkende factor

70 Tenslotte ... Doel van deze cursus:
inzicht verwerven in geïntegreerde digitale schakelingen in het DSM-tijdperk en deze kunnen ontwerpen op circuitniveau inzicht verwerven in de ontwerpuitdagingen die op ons af komen door verdere schaling van de technologie