LaagFrequent Functie Generator voor sinus, driehoek en blok golf met

Presentatie over: "LaagFrequent Functie Generator voor sinus, driehoek en blok golf met"— Transcript van de presentatie:

1 LaagFrequent Functie Generator voor sinus, driehoek en blok golf met
digitale frequentie weergave met 4 cijfers en automatische bereik instelling Generator: Exar – IC XR2206 voor signaal opwekking. 6 frequentie bereiken: 4 40 Hz Hz Hz 4 40 kHz kHz kHz Uitgangsbuffer TDA1034 1:100 verzwakker Sweep generator met sweep zaagtand 0…5V uitgang Blok uitgang met 5V slag of open collector Interne Frequentie teller: - Automatische bereik omschakeling door detectie van frequentie gebied Mee lopende punt weergave 4 frequentie bereiken: Frequentie gebied Meet tijd onder 1kHz 1 sec tussen 1kHz en 10kHz 0.1 sec tussen 10kHz en 100kHz 10 msec boven 100kHz 1 msec - Multiplexer voor 4 LED displays, zodat 1 BCD naar 7 segments decoder volstaat Decimaal tellers, gevolgd door latches met multiplexer voor aansturing displays Digitaal opgewekte reset en latch signalen Mhz Xtal gebruikt als referentie

2 9 Block output buffer LF Function generator 4 10 Supply
Frequency Counter low frequency Wave generator IC XR2206 5 Sine/Triangle output buffer 6 5 Sweep generator Frequency ranges: 4 – Hz 40 – Hz 400 – Hz 4 – kHz 40 – kHz 200 – 1400 kHz 2 3 Voltage buffer and combiner 1 8 Controls, inputs, outputs: 1 Frequency setting 2 Sweep on/off 3 Sweep range 4 OC/TTL dig 5 OUT ana 6 Sine/triangle 7 Frequency range 1…6 8 Sweep output signal 9 block wave output 10 4 digit frequency display FREQ SWEEP LEVEL RANGE FREQ DISPL sweep out out sweep on/off o.c. TTL :100 1 3 2 4 5 6 on / off led

3 . . . . . . . . . . . . 4 3 2 1 Block diagram supply a f b g e c d dp
pin aanzicht g e c a k3 k1 dp g f e d c b a k4 k3 k2 k1 dp f d b k4 k2 rode draad in lint kabel vooraan zicht display + - 24V stab 12V stab 5V stab -12V stab “+12V” “GND” “-12V” “+5V” 40V unstab ≈ 230VAC Block diagram supply a f b g e c d dp vooraan zicht display g b a f e c d dp kathode

4 - 0.5A on/off 36 36 +40V onbelast + 8 7 680uF 63V ≈ 230VAC 26V V+ Vcc
BY257 4 Vout 2N1893 Vref trafo +24V 10 CL uA723H (metal can) 3.9 3 1 + CS 100uF 25V 100nF 50V 2 - 1k5 V- comp 5 9 22k5 1n 10k +24V +24V “+12V” 100nF 50V +5V +12V 200k 260k De ruwe 40V voedingsspanning wordt eerst gestabiliseerd naar 24 Volt, welke herbenoemd wordt als “+12V”. De nieuwe “GND” wordt gemaakt door 12V t.o.v. 24V te stabiliseren, zodat de meest negatieve potentiaal nu als -12V kan dienst doen. De 5V spanningsregelaar wordt gevoedt tussen +24 en +12, zodat “5V” de spanning is ten opzichte van +12V, ofwel “GND”. De enkelzijdige PNP uitgang van de +24 naar +12 regelaar werkt goed als er van wordt uitgegaan dat de belasting van de “-12V” klein s ten opzichte van de belasting van de “+12V” en “+5V” 3 7 2 7 - + 6 6 2N 2905A 2 LF356H BSX61 3 LF356H - + 680 4 “+5V” 4 147k 260k 100nF 50V 36 100uF 25V 22uF 10V led geel 100nF 50V “GND” 75 “-12V”

5 Time Base 4:1 mux TB : >1kHz 1s DP4 >10kHz 100ms DP3
RS1 RS0 4:1 mux TB : >1kHz s DP4 >10kHz 100ms DP3 >100kHz 10ms DP2 >1MHz ms DP1 :4 :10 :10 :10 :10 :10 :10 10ms 1ms 1s 100ms y3 y2 y1 y0 TB 4MHz .25u 1u 10u 100u 1m 10m 100m 1s 1m D1 D2 ring counter D3 inverter buffer D4 c4 c3 c2 c1 DPn dp a b c d e f g a a a a D C B A D C B A BCD to 7 segment decoder f b f b f b f b g g g g x 1kHz e c e c e c e c d d d d De tijdbasis zorgt voor opwekking van kloksignalen van de frequentie telling zelf en ook voor het multiplexer signaal van het 4 segments display. Door het multiplexen van het display is het mogelijk om met 1 decoder te volstaan voor de omzetting van Binary Coded Decimal code naar de 7 segments code van de displays. Een ringteller met 4 standen zorgt voor selectie van het display D1…D4 D1…D4 wordt ook gebruikt voor aansturen van twee maal een naar 1 mux, zie volgende slide, waarmee de teller-latch output naar het juiste display gestuurd wordt. dp dp dp dp >1kHz >10kHz >100kHz >1MHz 4 digit 7 segment common cathode led display

6 + 4013 4069 time base & display mux 4518 4518 4518 + + 4 digit display
16 9 9668 ULN2004A MC1416L equivalent 7x S S 1usec 11 10 9 8 3 1 11 13 Q Q 1M + 1 2 5 2 9 12 D Qn D Qn 4MHz 2k2 R R 13 12 4 10 4013 4069 100p 22p 0.25usec time base & display mux 6 10usec 14 100usec 6 1msec 14 10msec 6 100msec 14 1sec 1 9 1 9 1 9 5 13 5 13 5 13 4 12 4 12 4 12 2 10 2 10 2 10 3 11 3 11 3 11 R R R R R R 4518 4518 4518 RST-TB 7 15 7 15 7 15 + + 1 16 680W 13 1 LD BL PH D C B A a b c d e f g 9 a b c d e f g dot-mux 100ms Yo Y1 Y2 Y3 Y4 Y5 Y6 Y7 2 15 14 7 10 1s DPn D1 D2 D3 D4 3 14 dp c1 c2 c3 c4 6 11 1ms 15 3 4 13 13 12 12 10ms TB 2 5 12 3 1 Z 13 4 digit display common cathode C N T R D C B A 14 4 6 11 5 15 7 7 10 2 14 15 10 8 9 R O 4 330W 25.6mA vee 4017 9668 ULN2004A MC1416L c1 c2 c3 c4 dp 4051 7 4543

7 RST CLK 4 12 13 3 4 12 13 3 4 12 13 3 4 12 13 3 11 10 9 P0 P1 P2 P3 P0 P1 P2 P3 P0 P1 P2 P3 P0 P1 P2 P3 A0 A1 A2 15 1 15 1 15 1 15 1 E PL TCn PL TCn PL TCn PL TCn 5 7 5 7 5 7 5 7 4051 CE BIN/DECn UP/DNn 4029 CE BIN/DECn UP/DNn 4029 CE BIN/DECn UP/DNn 4029 CE BIN/DECn UP/DNn 4029 DP1n DP2n DP3n DP4n 13 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 9 9 9 9 14 + 10 + 10 + 10 + 10 15 O0 O1 O2 O3 O0 O1 O2 O3 O0 O1 O2 O3 O0 O1 O2 O3 12 Z 3 DPn 6 11 14 2 6 11 14 2 6 11 14 2 6 11 14 2 1 Counter 5 15 1 10 9 15 1 10 9 15 1 10 9 15 1 10 9 2 P0 P1 P2 P3 P0 P1 P2 P3 P0 P1 P2 P3 P0 P1 P2 P3 14 14 14 14 4 R U D PL R U D PL R U D PL R U D PL VEE 5 12 5 12 5 5 TCu TCd TCu TCd TCu TCd 12 TCu TCd 12 40193 40193 40193 40193 + 4 13 + 4 13 + 4 13 + 4 13 dot-(dp)mux 7 11 11 11 11 4532 O0 O1 O2 O3 O0 O1 O2 O3 O0 O1 O2 O3 O0 O1 O2 O3 + 5 E 3 2 6 7 3 2 6 7 3 2 6 7 3 2 6 7 Latch 4 I7 I6 I5 I4 I3 I2 I1 I0 O2 O1 O0 6 3 7 LSB LEn MSB 2 9 1 D4 D3 D2 D1 13 Mux 0A 1A 2A 3A 0B 1B 2B 3B 0A 1A 2A 3A 0B 1B 2B 3B 12 6 6 COUNTER E A0 A1 E A0 A1 Eo GS 15 4052 4052 11 10 10 14 10 9 9 ZA ZB VEE ZA ZB VEE Dec -> Bin A B C D

8 decimal counter latch MSB COUNTER D C B A DPn RST 4:1 mux CLK LEn BIN
O0 O1 O2 O3 MSB LEn A1 A0 2x 4:1 mux COUNTER D C A1 A0 2x 4:1 mux D4 D3 D2 D1 BIN 2 DEC A1 A0 B 1msec A

9 + clock gate circuit 40175 + reset & latch circuit 4013 4069 4011 +
INPUT 10kW clock gate circuit 1usec 9 40175 (CNTR OUT) + 1 R reset & latch circuit 6 8 TB 3 S 1 TBP 11 S 13 R-TBS Q Q O3 O3n O2 O2n O1 O1n O0 O0n 15 4013 14 5 2 9 12 4069 D Qn D Qn 13 D3 D2 D1 D0 10 8 R TB1 R & 10 5 6 12 4 10 11 9 RSTn RST RST-TB 5 7 TBP 4 4011 6 1 2 TB2 & 3 12 CLK 2 & 11 3 5 + LEn 13 & 4 RST 4011 TB2 6 >10kL,<10kH 6 3 S RS1 Q 1 >10kH 13 & 11 DP1n 5 2 12 D Qn R >100kL TBS9 5 decimal point decoder & latch 4 & 4 DP2n >100kH TBS8 6 8 S 1 11 13 RS0 >1ML Q & 3 DP3n TBS7 2 12 >1MH 8 & 11 9 12 & 10 13 D Qn 8 R 9 & 10 DP4n 4011 10 4013 9 4011

10 4013 4013 4518 4069UB time base select circuit 4013 4013 4013 TBS2
14 100usec 8 6 TBS1 0.25usec 3 S 1 11 S 13 1 9 11 S 13 S 1 Q Q 5 13 Q 3 Q TBS3 4 12 2 10 3 4 5 2 9 12 9 12 D Qn D Qn 3 11 D Qn 5 D Qn 2 R R R R R R 4518 4069UB 4 10 7 15 10 4 R-TBS 1up 10up 100up 6 6 6 time base select circuit (frequency detector) 3 S 1 3 S 1 3 S 1 Q Q Q 5 2 5 2 5 2 D Qn D Qn D Qn R R R 4 4 4 4013 4013 4013 TBS4 TBS5 TBS6 TBS1 is bijna hetzelfde als de 4-deler in het “time base circuit”, maar heeft hier de reset ingangen aan signaal R-TBS zitten (ipv gnd). Ook is de Q-uitgang gebruikt ipv Qn, maar dit komt door het gebruik van de inverterende klok ingang van de opvolgende Uit de eerste deler output wordt een set gemaakt, welke elke 1usec actief is. Als de ingangs frequentie hoger is dan 1MHz wordt de RS-ff gereset en deze laag meteen ingeklokt, zodat pin 13 van TBS4 laag is. De ff TBS4,5,6 moeten per paar in dezelfde behuizing zitten vanwege de timing. TBS3 vervangt een 4518, vandaar de 4069 inverter aan de klokinput. 8 8 8 11 S 13 >1ML 11 S 13 >100kL 11 S 13 >10kL,<10kH Q Q Q 9 12 >1MH 9 12 >100kH 9 12 >10kH D Qn D Qn D Qn R R R 10 10 10

11 decimal point latch & decoder & & & & & & RST DP1n 100kH DP3n DP2n
Q & 100kH D Qn DP3n & TBS8 DP2n & RS0 10kH Q DP4n & & 11 D Qn & 10 1ML TBS9 RS1 is een geklokte versie van 100kH. RS0 is een geklokte versie van TBS7 - pin 11. RS1 is hoog boven 100kHz, ofwel in de 2 bovenste bereiken. RS0 is hoog onder 10kHz: 10kH is dan laag en maakt dan p11, ofwel RS0 hoog. RS0 is hoog als 100kH en 1ML beide hoog zijn, ofwel boven de 100kHz en onder de 1MHz. TBS7 <10k 1s DP1 <100k 100m DP2 <1M 10m DP3 >1M 1m DP4 TBP freq input kH 100kH 1ML p10 p11 RS1 RS0 1sec <10kHz DP1 100ms kHz DP3 10ms kHz DP2 1ms >1000kHz DP4 DP

12 Time Base Select Circuit
Gate Circuit Reset Latch Circuit INPUT CLK & LEn & & RSTn TB TBP RST : 2 TB : <10kHz s >10kHz 100ms >100kHz 10ms >1MHz ms D Q0 D Q D Q D Q3 Qn Qn Qn Qn 1u (time base) shift-register Time Base Select Circuit 0.25u (time base) 100us : 2 : 2 O3 O2 O1 O0 O3 O2 O1 O0 : 2 : 10 : 10 R R R R R Het ingangssignaal “INPUT” wordt door de (door 2 gedeelde) TimeBase gepoort. Het gating signaal TBP wordt een aantal keren vertraagd in een 4-tal d-ff’s (schuifregister) en 2 achterelkaar volgende pulsen worden in een and samengevoegd om de Latch-Enable (not) en ReSeT te kunnen verkrijgen zonder analoge multi-stabs die vaak gebruikt worden (in slecht ontwerp dus). 1up 10up 100up R-TBS 1ML 100kL 10kL S : 2 Q D Q S Q D Q S Q D Q R R R 1MH 100kH 10kH Qn Qn Qn sr-ff latch

13 TTL buffer circuit o.c. out XR 2206 +12 SWEEP WAVE FORM GENERATOR IC
180 100n BAW62 4k7 o.c. 150 2k7 470 10k out 100 4k7 BAW62 BCY 59 47p BSX20 BCY 59 BAW62 100p CNTR OUT 100k 470 1u SA 8 9 10 11 12 13 14 15 16 7 6 5 4 3 2 1 symm adjust wave WA GND sync OUT BYP FSK in AM out mult +Vcc TC TR XR 2206 SWEEP IN +12 68p SWEEP WAVE FORM GENERATOR IC F4 SWEEP POT SW2 on 470k 68k 10M +12 off F3 F2 820k 2 - 100n 47k 7 CA 3140 6 47u 16V F1 150p 560k FREQ 3 + 4 AMP circuit 33k +12 2n2 2k2 TC5 TC5 100k 820k +12 voltage buffer 22p 100n 100u 25V 33k I1 5 100n RANGE 2 - 8 TDA 1034N 7 47 O1 820p 10n 100n 1u 10u 6 :1 22k 33k I2 3 + 4 4k7 divider :100 100n OUT LEVEL -12 47

14 +12 SWEEP GENERATOR 4066 + - SWEEP OUT 4066 SWEEP CA 3140 220 10k 10
3,9,10 10 100n 10n 5,6,12 4,8,11 3 + 7 1k CA 3140 6 2N 2906 5v6 100u 120//120 2 - 4 2 22k 14 BCY 79 13 7 SWEEP OUT 1M 1 4k7 15n 100k SWEEP POT SW2 10k 10k 4066 SWEEP