De presentatie wordt gedownload. Even geduld aub

De presentatie wordt gedownload. Even geduld aub

Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,

Verwante presentaties


Presentatie over: "Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,"— Transcript van de presentatie:

1 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”, J.M. Rabaey, 2 nd edition, ©2003 en bijhorende slides dr. ir. Joni Dambre - prof. dr. ir. Jan Doutreloigne

2 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Hoofdstuk 3: De CMOS-invertor Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”, J. M. Rabaey, 2 nd edition, ©2003, en bijhorende slides

3 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht Transfertcurves en ruisbestendigheid Snelheid Dimensionering van invertors Energie en vermogen Een blik op de toekomst: schaling

4 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht Transfertcurves en ruisbestendigheid Snelheid Dimensionering van invertors Energie en vermogen Een blik op de toekomst: schaling

5 Digitale bouwstenen, J. Dambre & J. Doutreloigne, De CMOS-invertor Gnd V dd V in V uit CLCL Polysilicium Uit (metaal 1) V DD GND 2 gate NMOS n-gebied (n-well) contacten n-gebied gate PMOS contacten bulk In (metaal 1) p-diffusie (source/drain) n-diffusie (source/drain)

6 Digitale bouwstenen, J. Dambre & J. Doutreloigne, CMOS-invertors (standaardcellen) Gnd V DD V in V uit Gnd V DD V in V uit cellen even hoog delen voedings- en massalijnen

7 Digitale bouwstenen, J. Dambre & J. Doutreloigne, DC-analyse Gnd V dd V in V uit V hoog = V dd V laag = 0 V M = f(R n,R p ) V dd V V in = V DD V in = 0 V uit V R n R p

8 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schakelgedrag t pHL = f(R on.C L ) = 0.69 R on C L V uit V R n R p V dd V V in = V DD V in = 0 (a) Stijgflank aan uitgang(b) Daalflank aan uitgang C L C L

9 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Transfertkarakteristiek: belastingslijnen CMOS V ds,p I ds,p V gs = - 0.6V V gs = - 0.9V V gs = - 1.2V V gs = - 1.8V V in = V dd + V gs,p I ds,n = -I ds,p V uit = V dd + V ds,p Gnd V dd V in V uit

10 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Transfertkarakteristiek: belastingslijnen CMOS V in = V dd + V gs,p I ds,n = -I ds,p V uit = V dd + V ds,p V ds,p - I ds,p V gs = - 0.6V V gs = - 0.9V V gs = - 1.2V V gs = - 1.8V

11 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Transfertkarakteristiek: belastingslijnen CMOS V in = V dd + V gs,p I ds,n = -I ds,p V uit = V dd + V ds,p V uit - I ds,p V gs = - 0.6V V gs = - 0.9V V gs = - 1.2V V gs = - 1.8V V gs = 0.6V V gs = 0.9V V gs = 1.2V V gs = 1.8V

12 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Transfertkarakteristiek: belastingslijnen CMOS V in = V dd + V gs,p I ds,n = -I ds,p V uit = V dd + V ds,p V uit - I ds,p V in = 1.8V V in = 1.5V V in = 1.2V V in = 0.9V V in = 0.6V V in = 0.9V V in = 1.2V V in = 1.5V

13 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Transfertkarakteristiek: belastingslijnen CMOS I Dn V uit V in = 2.5 V in = 2 V in = 1.5 V in = 0 V in = 0.5 V in = 1 NMOS V in = 0 V in = 0.5 V in = 1 V in = 1.5 V in = 2 V in = 2.5 V in = 1V in = 1.5 PMOS

14 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Transfertkarakteristiek V out V in NMOS lineair PMOS afgeknepen NMOS saturatie PMOS saturatie NMOS afgeknepen PMOS lineair NMOS saturatie PMOS lineair NMOS lineair PMOS saturatie

15 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schakelspanning i.f.v. afmetingen transistors I ds,n = I ds,p met benaderingen: Kanaalweerstand NMOS en PMOS gelijk veronderstel bij V M : snelheidssaturatie verwaarloos kanaallengtemodulatie: Belangrijk: vooral afhankelijk van W p /W n afhankelijk van V dd afhankelijk van drempelspanningen afhankelijk van snelheidssaturatie (verschillend voor NMOS en PMOS)

16 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schakelspanning i.f.v. afmetingen transistors M V (V) W p /W n Symmetrische transfertcurve: W p /W n = 3.5 (meestal tss. 2 en 3) Maar: gate-capaciteit PMOS (~ W p ) vormt belasting vorige poort! Meestal niet volledig symmetrisch (weinig gevoelig...) ! Soms bewust asymmetrisch (ruis) W p /W n = 3: V M = 1.22V W p /W n = 2: V M = 1.13V W p =W n V dd = 2.5V

17 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Ruismarges: bepaling van V IH en V IL V OH V OL V in V out V M V IL V IH Analytische uitdrukking: dV uit / dV in = te ingewikkeld Stuksgewijze lineaire benadering door V M : Belangrijkste: helling (gain g) bij V M

18 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Ruismarges: schatting van helling bij V M Functie van helling I ds in saturatiegebied Zeker rekening houden met (kanaallengtemodulatie) Vooral bepaald door technologie- parameters, beetje beïnvloedbaar door afmetingen NMOS en PMOS (r) en door V dd

19 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Ruismarges: invloed V dd op helling g Betere transfertcurve bij lagere V dd... g = -1 maar terug slechter als te laag!

20 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Ruismarges: invloed V dd op helling g g = -1 Transistor werkt nog voor V dd < V t (V t,p = -0.4V; V t,n = 0.43 V -- subthreshold geleiding), maar wel traag Harde randvoorwaarde, ongeveer: V dd > 2  T (  T = kt/q = 300K) idealiteitsfactor diode

21 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Transfertcurve: impact van procesvariaties V in (V) V out (V) Slechte NMOS Goede PMOS Goede NMOS Slechte PMOS Nominale waarden Werking niet ingrijpend beïnvloed Vooral lichte verschuiving schakelspanning SF: FS: TT: In SPICE modellen: typical (TT) en process corners (SS, FF, SF, FS)

22 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht Transfertcurves en ruisbestendigheid Snelheid Dimensionering van invertors Energie en vermogen Een blik op de toekomst: schaling

23 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vertraging van een CMOS-invertor V dd V out V in = V DD R n C L t pHL = f(R n.C L ) = 0.69 R n C L t V out V dd R n C L Benadering door eerste-orde RC-circuit!

24 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten Gnd V dd C gb,p C db,p C db,n C sb,n C gd,p C gs,n C gd,n C gs,p Gnd V dd C sb,p C db,p C db,n C sb,n C gd,p C gs,n C gd,n C gs,p V uit C gb,p C gb,n C sb,p CwCw

25 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten Gnd V dd C db,p C db,n C gd,p C gd,n Gnd V dd C gd,p C gs,n C gd,n C gs,p V uit C gb,p C gb,n CwCw

26 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten Gnd V dd C db,p C db,n C gd,np Gnd V dd C g,n C g,p V uit CwCw

27 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten: de Miller-capaciteit C gd = C gdo + C gcd C gcd : is = 0 in afgeknepen gebied en saturatiegebied, bestaat dus enkel tijdens klein stukje transitie doorheen lineair gebied (te verwaarlozen) Enkel overlap-capaciteiten Invertor: verandering ingang en uitgang ca. even groot en tegengesteld; totaal spanningsverschil ca. dubbel verandering V uit Gnd V dd C db,p C db,n C gd,np

28 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten: de Miller-capaciteit C gd = C gdo + C gco C gco : is = 0 in afgeknepen gebied en saturatiegebied, bestaat dus enkel tijdens klein stukje transitie doorheen lineair gebied (te verwaarlozen) Enkel overlap-capaciteiten Invertor: verandering ingang en uitgang ca. even groot en tegengesteld; totaal spanningsverschil ca. dubbel verandering V uit Vervangen door 1 condensator naar massa, 2x zo groot: het Miller-effect Gnd V dd C db,p C db,n C gd

29 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten: diffusiecapaciteiten C gd Gnd V dd C db,p C db,n C db : sperlaagcapaciteit van pn-juncties, sterk niet-lineair Vervangen door gelineariseerde benadering (gelijke verplaatsing van lading): Maar: t p = vertraging tot 50% niveau, d.w.z. K eq lineariseren van (0 – 50%)V dd voor stijgflank en van (100% - 50%) V dd voor daalflank!

30 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten: en verder... Gnd V dd CwCwCwCw C w : interconnectiecapaciteit, d.i. capacitieve belasting door interconnecties tussen twee poorten (zie hfst. over interconnecties!) C g : totale gatecapaciteit van belastende poort(en): C g = (C gso +C gdo +C ox LW) n + (C gso +C gdo +C ox LW) p Verwaarlozing Miller-effect aan belastende poort(en) Doe alsof alle capaciteit naar massa of voeding Benader kanaalcapaciteit door constante C ox LW CgCgCgCg

31 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Parasitaire capaciteiten: samenvatting Gedeelte C int (diffusie- en Millercapaciteiten) capacitieve belasting uitgang veroorzaakt door invertor zelf (En.: self- loading) Gedeelte C w door interconnecties verbonden met uitgang Gedeelte C g ingangscapaciteiten van fan-outpoorten Laatste twee samen: C ext

32 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schakelgedrag ? t pLH t pHL t p,HL = 0.69 C L R eqn t p,LH = 0.69 C L R eqp

33 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Snelle poorten maken?? Capaciteiten van belastende elementen klein houden (interconnecties, ingangscapaciteiten) Ruil ev. symmetrie voor kleinere PMOS-transistor! Hou diffusiecapaciteiten van poort klein (goede lay-out) Kanaalweerstanden NMOS en PMOS-transistors kleiner, maar: ‑ W groter: self-loading ook erger (diffusiecapaciteiten afh. W) ‑ dan belasting van voorgaande poort groter: verschuiving van probleem! V DD groter: snellere poort, maar meer vermogenverbruik; afweging tussen snelheid en vermogen!

34 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vertraging in functie van V dd Benadering niet goed meer!! R eq volledig invullen (daalflank, met = 0):

35 Digitale bouwstenen, J. Dambre & J. Doutreloigne, NMOS/PMOS verhouding  t pLH t pHL tptp  = W p / W n W p groter: R eq,p kleiner (t pLH kleiner), maar C diff,p groter (t pHL groter) !

36 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schaling van transistors Beschouw invertor met gelijke stijg- en daaltijden Veronderstel gelijke R eq, C int en C ext voor stijg- en daalflanken, dan: t p0 : intrinsieke of onbelaste vertraging Als W n en W p schaling met factor S : Dus: versnelling van poort, maar let op: ook vertraging vorige poort!

37 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schaling van transistors (vaste C ext !) Self-loading: Intrinsieke capaciteiten domineren (t p0 )

38 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Stijgtijd van het ingangssignaal

39 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht Transfertcurves en ruisbestendigheid Snelheid Dimensionering van invertors Energie en vermogen Een blik op de toekomst: schaling

40 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Invertorketen CLCL Voor een gegeven C L : - Hoeveel invertors zijn er nodig voor minimale vertraging? - Welke afmetingen hebben de transistors?? Eventueel bijkomende randvoorwaarden? In Uit

41 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Bijkomende veronderstellingen Veronderstel minimale lengte, L=0.25mm Veronderstel stijg- en daaltijden ong. gelijk. Bij schaling W van NMOS én PMOS met S: S=1: eenheidsinvertor! WpWp WnWn

42 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Bijkomende veronderstellingen Stel verder voor eenheidsinvertor : verwaarloos interconnectiecapaciteit: en reken belasting om naar “effectieve fanout” (voor belasting met gelijke invertor is f =1):

43 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Terug naar de invertorketen... Eerste trap = eenheidsinvertor : elke volgende trap = geschaalde eenheidsinvertor, dus nog steeds: en dus: Totale vertraging invertorketen: CLCL In Uit 12n

44 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Terug naar de invertorketen... Oplossen: alle partiële afgeleiden naar C g,j = 0 Resultaat: stelsel van vergelijkingen: schalingsfactor f tussen elke twee trappen gelijk (elke trap zelfde vertraging): F: verhouding fan-out belasting tot ingangscapaciteit van volledige keten Totale vertraging invertorketen:

45 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Optimaal aantal invertors? Vertraging afleiden naar n Numeriek oplossen, of doorrekenen voor verschillende n: Meestal  dicht bij 1: f opt = 3.6 voor  =1 f opt  t p / t p,opt f

46 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Winst bij grote belastingen: F1 trap2 trappenoptimale keten

47 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Voorbeeld: doorrekenen verschillende opties voor F= nft p

48 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht Transfertcurves en ruisbestendigheid Snelheid Dimensionering van invertors Energie en vermogen Een blik op de toekomst: schaling

49 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vermogenverbruik in CMOS? Dynamisch vermogenverbruik Kortsluitstromen Statisch vermogenverbruik: lekstromen Laden en ontladen van capaciteiten Tijdens schakelen beide transistors korte tijd in geleiding Diodelekstromen, gate-lekstromen, subthreshold geleiding

50 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Dynamisch vermogenverbruik Energie / transitie = C L V dd 2 Vermogen = energie / transitie * f 0-1 = f 0-1 C L V dd 2 V in V uit C L V dd Gedeelte externe last: geen functie van afmetingen invertor Minimalisatie: kleine C L, lage V dd en lage frequentie Bij theoretisch maximale snelheid: Vermogen = C L V dd 2 / 2t p

51 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Activiteitsfactor CMOS-poort gedurende N klokcycli laten werken: niet elke cyclus een transitie aan de uitgang! Schakelkans  0-1 (En.: switching activity factor): fractie van de klokcycli dat stijgflank aan uitgang Optimalisatie van vermogenverbruik: ‑ V dd klein voor poorten met hoge activiteitsfactor ‑ C L (incl. C w ) klein voor poorten met hoge activiteitsfactor waar vertragingsvereisten dit toelaten!! Gemiddeld vermogen =  0-1 f C L V dd 2

52 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Dimensionering voor minimale energie Randvoorwaarden: ‑ twee trappen, eerste trap=eenheidsinvertor ‑ vaste belasting C ext ‑ verwaarloos interconnecties Doel: energie minimaliseren voor volledig circuit ‑ parameters: f en V dd ‑ t p  t pref : referentiecircuit twee eenheidsinvertors (f = 1) en V dd =V ref 1 C g1 In 1 C ext Out

53 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Dimensionering voor minimale energie Afhankelijkheid t p van V dd :

54 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Dimensionering voor minimale energie Randvoorwaarde snelheid (benader:  =1) Energie voor 1 stijgende transitie

55 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Dimensionering voor minimale energie F = V dd voor vaste vertraging V dd = f(f) Overeenkomstige energie E/E ref =f(f)

56 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Kortsluitstromen Tijdens schakelen: korte tijd beide transistors in geleiding Stroompieken rond schakelmoment!! Niet enkel vermogen... ook veel ruis! V in V uit C L V dd

57 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Kortsluitstroom verdwijnt als t f >> t r (korte stijgflank aan ingang, dus slechts korte geleiding tss. voeding en massa) maar kan niet als meerdere trappen na elkaar... Kortsluitstromen beperken?

58 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vdd =1.5V Vdd =2.5V Vdd =3.3V Kortsluitstromen beperken?? Hou ingangs- en uitgangsflanken even steil (<10% P) Als Vdd < V t,n + |V t,p | dan kortsluitstromen = 0 Kortsluitstroom kan gemodelleerd wordt door extra equivalente capaciteit aan uitgang: C sc = t sc I piek / V dd P norm t s,in / t s,uit

59 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Statisch vermogenverbruik Is verloren energie … moet vrijwel altijd vermeden worden (soms nuttig voor specifieke toepassingen)

60 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Lekstromen Vooral subthreshold-geleiding steeds groter probleem (wegens |V t | steeds kleiner)

61 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Diodelekstromen aan drainjunctie J S = pA/  m 2 bij 25 o C in 0.25  m CMOS J S verdubbelt voor elke 9 o C temperatuurstijging!!

62 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Subthreshold geleiding

63 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Minimalisatie van vermogenverbruik: Eerste keuze: Voedingsspanning beperken ‑ Laatste jaren steeds snellere daling van V dd ‑ Maar zal alles wel nog werken bij extreem lage spanningen (0.6 … 0.9 V tegen 2010??) Hou activiteitsfactoren zo laag mogelijk Beperk capaciteiten waar mogelijk, maar afweging... ‑ Voorbeeldje schaling voor F=20: f opt (energie)=3.53, f opt (snelheid)=4.47 en verder... ook nog schaling voor optimaal vermogen-schakeltijdproduct

64 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overzicht Transfertcurves en ruisbestendigheid Snelheid Dimensionering van invertors Energie en vermogen Een blik op de toekomst: schaling

65 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Waarom schalen? Maak alles goedkoper: ‑ Meer transistors voor dezelfde prijs ‑ Maak zelfde producten goedkoper ‑ Verminder dus prijs per transistor Maar ook: sneller en minder vermogenverbruik Tenslotte: moet ontwerpbaar blijven (ruismarges, yield...)

66 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schaling met 30% Resultaten van een schaling v. afmetingen met 30%: ‑ vertraging daalt met 30% (maximale frequentie stijgt met 43%) ‑ Integratiedichtheid verdubbelt ‑ Energie per stijgflank daalt met 65% (-50% op 43% stijging frequentie) Die werd ongeveer 14% groter per generatie nieuwe technologie-generatie om de 2-3 jaar

67 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Overlapping van generaties in de tijd

68 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Te verwachten evolutie (editie 2000: lichtjes verouderde data) International Technology Roadmap for Semiconductors Max  P power [W] Max frequency [GHz],Local-Global Bat. power [W] Wiring levels Supply [V] Technology node [nm] Year of Introduction Node years: 2007/65nm, 2010/45nm, 2013/33nm, 2016/23nm

69 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Te verwachten evolutie (editie 1999: nog meer verouderde data)

70 Digitale bouwstenen, J. Dambre & J. Doutreloigne, ITRS Roadmap steeds herzien: versnelling

71 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Evolutie van minimale afmetingen Minimum Feature Size einde versnelling??

72 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Chipcomplexiteit Number of components per chip

73 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Technology Scaling (3) Propagation Delay t p decreases by 13%/year 50% every 5 years!

74 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vermogen en vermogendichtheid From Kuroda

75 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Verschillende modellen voor technologie-schaling Volledige schaling (constante veldsterkte) Vaste spanning Algemene schaling ideaal model — dimensies én spanningen schalen met zelfde factor S tot niet zo lang geleden meest gebruikte: dimensies schalen, spanningen blijven gelijk meest realistische: spanningen en dimensies schalen met verschillende factoren

76 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schalingsgedrag voor transistors met lange kanalen

77 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Schalingsgedrag voor transistors met snelheidssaturatie

78 Digitale bouwstenen, J. Dambre & J. Doutreloigne,  Processor Scaling P.Gelsinger:  Processors for the New Millenium, ISSCC 2001

79 Digitale bouwstenen, J. Dambre & J. Doutreloigne,  Processor Power P.Gelsinger:  Processors for the New Millenium, ISSCC 2001

80 Digitale bouwstenen, J. Dambre & J. Doutreloigne,  Processor Performance P.Gelsinger:  Processors for the New Millenium, ISSCC 2001

81 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Vooruitsichten (2010) Prestatie x2 per 16 maand: ‑ 1 TIP (tera instructies / s) ‑ 30 GHz klok Dimensies: ‑ 2 miljard transistors ‑ Die: 40x40 mm Vermogen: ‑ 10kW!! ‑ Lekstromen: 1/3 actief vermogenverbruik P.Gelsinger: mProcessors for the New Millenium, ISSCC 2001

82 Digitale bouwstenen, J. Dambre & J. Doutreloigne, Interessante vragen Wanneer zullen de schalingsmodellen moeten afhaken? Door welk fenomeen? Of zal schaling langzaam uitsterven, omwille van... ‑ vermogen en vermogendichtheid? ‑ lekstromen ‑ de relatieve grootte van procesvariaties (voorspelbaarheid, yield,...)


Download ppt "Digitale bouwstenen, J. Dambre & J. Doutreloigne, 2004 1 Digitale bouwstenen Lesmateriaal en syllabus gebaseerd op boek “Digital Integrated Circuits”,"

Verwante presentaties


Ads door Google